半導体集積回路装置の製造方法および半導体集積回路装置

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-157737
公開番号（公開出願番号）：特開2004-363214
出願日： 2003年06月03日
公開日（公表日）： 2004年12月24日
要約：

【課題】ポリサイド-デュアルゲート構造を採用するnチャネル型MISFETとpチャネル型MISFETの境界付近におけるゲート電極中の不純物の相互拡散を抑制する。【解決手段】nチャネル型MISFETのゲート電極10nとpチャネル型MISFETのゲート電極10pは、互いの導電型が異なることから、不純物の相互拡散を防ぐために分離し、後の工程で形成する金属配線を介して両者を電気的に接続する。また、ゲート電極材料をパターニングしてゲート電極10n、10pを分離する以前の工程では、700°C以上の高温の熱処理を行わないようにすることで、ゲート電極形成前の工程における不純物の相互拡散を防止する。【選択図】図12

請求項（抜粋）：

半導体基板上にnチャネル型MISFETとpチャネル型MISFETとを形成する半導体集積回路装置の製造方法であって、 (a)前記半導体基板の主面にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にシリコン膜を形成する工程、 (b)前記シリコン膜中に複数種類の不純物を導入することによって、前記シリコン膜の一部をn型シリコン膜とし、他部をp型シリコン膜とする工程、 (c)前記n型シリコン膜および前記p型シリコン膜のそれぞれの上部に、タングステンまたはタングステンシリサイドを主成分とする導電膜を形成する工程、 (d)前記(c)工程の後、前記導電膜、前記n型シリコン膜および前記p型シリコン膜をパターニングすることによって、前記n型シリコン膜と前記導電膜との積層膜からなるnチャネル型MISFETのゲート電極を形成し、前記p型シリコン膜と前記導電膜との積層膜からなるpチャネル型MISFETのゲート電極を形成する工程、 (e)前記(d)工程の後、前記半導体基板を700°C以上の温度で熱処理する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (7件)：

H01L21/8238 , H01L21/8242 , H01L21/8244 , H01L27/092 , H01L27/10 , H01L27/108 , H01L27/11

FI (5件)：

H01L27/08 321D , H01L27/10 461 , H01L27/08 321K , H01L27/10 621C , H01L27/10 381

Fターム (58件)：

5F048AA00 , 5F048AA01 , 5F048AB01 , 5F048AB03 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB09 , 5F048BB12 , 5F048BB16 , 5F048BC06 , 5F048BE03 , 5F048BF02 , 5F048BF04 , 5F048BF05 , 5F048BF06 , 5F048BF07 , 5F048BF11 , 5F048BF12 , 5F048DA27 , 5F083AD24 , 5F083AD48 , 5F083AD61 , 5F083BS05 , 5F083BS11 , 5F083BS17 , 5F083BS23 , 5F083BS27 , 5F083BS47 , 5F083GA09 , 5F083GA27 , 5F083GA30 , 5F083JA06 , 5F083JA32 , 5F083JA35 , 5F083JA36 , 5F083JA39 , 5F083JA40 , 5F083JA56 , 5F083LA10 , 5F083MA03 , 5F083MA05 , 5F083MA06 , 5F083MA16 , 5F083MA17 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR03 , 5F083PR21 , 5F083PR22 , 5F083PR33 , 5F083ZA07 , 5F083ZA12 , 5F083ZA14

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