リダンダンシ演算装置及びリダンダンシ演算方法並びにメモリ試験装置

発明者： ,
出願人/特許権者： ,
代理人 (6件)：志賀正武 , 高橋詔男 , 渡邊隆 , 鈴木三義 , 西和哉 , 村山靖彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-231569
公開番号（公開出願番号）：特開2009-064515
出願日： 2007年09月06日
公開日（公表日）： 2009年03月26日
要約：

【課題】メモリデバイスの構造に依存しない汎用性を備えると共にリダンダンシ演算の高速化を図り、メモリデバイスの救済率の向上を図る。【解決手段】全てのフェイルが救済されるための条件を第1の制約条件とし、同一の救済能力を有するスペアラインの集合であるスペアライングループ毎に使用されるスペアラインの本数を制限するための条件を第2の制約条件とし、フェイルの救済に使用されるスペアラインの総数、またはスペアラインをフェイルの救済に使用した場合に発生する総コストを目的関数とし、前記第1及び第2の制約条件の下、前記目的関数を最小化するという最適化問題を0-1整数計画法を適用して解くことにより、前記メモリセル領域におけるフェイル分布に対する前記スペアラインの割当パターンを求める。【選択図】図1

請求項（抜粋）：

複数のメモリセルが行アドレス方向及び列アドレス方向に2次元配列されたメモリセル領域の周辺に、複数の予備セルからなるスペアラインが設けられたメモリデバイスの不良救済を行う上で、前記メモリセル領域におけるフェイル分布に対する前記スペアラインの割当パターンを演算によって求めるリダンダンシ演算装置であって、全てのフェイルが救済されるための条件を第1の制約条件とし、同一の救済能力を有するスペアラインの集合であるスペアライングループ毎に使用されるスペアラインの本数を制限するための条件を第2の制約条件とし、フェイルの救済に使用されるスペアラインの総数、またはスペアラインをフェイルの救済に使用した場合に発生する総コストを目的関数とし、前記第1及び第2の制約条件の下、前記目的関数を最小化するという最適化問題を0-1整数計画法を適用して解くことにより、前記メモリセル領域におけるフェイル分布に対する前記スペアラインの割当パターンを求める演算処理部を備える、ことを特徴とするリダンダンシ演算装置。

IPC (1件)：

G11C 29/44

FI (1件)：

G11C29/00 655S

Fターム (7件)：

5L106AA01 , 5L106AA02 , 5L106AA10 , 5L106CC17 , 5L106CC32 , 5L106DD24 , 5L106GG05

引用特許：

出願人引用 (1件)

半導体メモリ試験装置
公報種別：公開公報出願番号：特願2005-247470 出願人：横河電機株式会社

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