特許

J-GLOBAL ID：200903095871251262

半導体記憶装置およびその誤り訂正方法

発明者： 信方 浩美 ,  遠藤 正文
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-139009
公開番号（公開出願番号）：特開平10-334697
出願日： 1997年05月28日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】回路規模や処理時間の増大を招くことなく簡単に、しかも確実に多値メモリのビットエラー訂正を行う。【解決手段】データ有りの記憶ビットが偶数であるか奇数であるかによって異なる値の誤り訂正符号を生成する第1及び第2のパリティ生成回路5と、第1のパリティ生成回路に対して、隣接するメモリセル間で所定順位で異なる記憶ビットを示す第1の誤り検出信号を出力し、第2のパリティ生成回路に対して、第1の誤り検出信号と記憶ビットが一つのみ共通する第2の誤り検出信号を出力し、これら誤り検出信号を当該共通な記憶ビットがブロック内で一意で定まるように変更する制御回路6と、読出し時と書込み時の誤り訂正符号が一致するか否かを調べ、不一致のときは前記共通な記憶ビットをとるメモリセル内のデータをビット反転するエラー訂正回路5とを有する。

請求項（抜粋）：

メモリアレイの構成単位として、それぞれ3以上の記憶レベルをとることが可能な複数のセルからなるメモリブロックを有し、前記メモリブロック内の前記複数のセルとして、レベルに変換された複数ビットのデータを記憶する複数のメモリセルと、誤り訂正符号を記憶する複数のエラー訂正用セルとを有する半導体記憶装置であって、それぞれの符号が前記メモリセルごとの所定の記憶ビットを示し、当該所定の記憶ビットに前記データを有するか否かに応じて異なる値をとる2進化符号列をそれぞれ入力し、入力した2進化符号列にもとづいてデータ有りの記憶ビット数が偶数であるか奇数であるかによって異なる値の前記誤り訂正符号をそれぞれ生成する第1のパリティ生成回路および第2のパリティ生成回路と、前記第1のパリティ生成回路に対して、前記メモリブロック内において隣接するメモリセル間で所定順位で異なる記憶ビットを示す前記2進化符号列からなる第1の誤り検出信号を出力し、前記第2のパリティ生成回路に対して、前記第1の誤り検出信号と前記記憶ビットが一つのみ共通する前記2進化符号列からなる第2の誤り検出信号を出力し、前記メモリブロック内の全ての記憶ビットに対し当該第1および第2の誤り検出信号に共通な記憶ビットが一意で定まるように、前記第1および第2のパリティ生成回路に出力されている前記第1および第2の誤り検出信号を適宜変更する制御回路と、前記エラー訂正用セルに記憶されている前記誤り訂正符号が読み出されたときに、当該読み出された誤り訂正符号が書き込み時の前記誤り訂正符号に一致するか否かを調べ、不一致のときは、前記第1および第2の誤り検出信号に共通な前記記憶ビットのメモリセル内データをビット反転するエラー訂正回路とを有する半導体記憶装置。