キャッシュメモリの制御方法

発明者：
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-215268
公開番号（公開出願番号）：特開2001-043132
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 CPUと周辺装置をワンチップに統合し、主記憶装置として用いるメモリチップのみを接続する場合、チップ上のメモリは非常に高価である。【解決手段】キャッシュ状態レジスタは、有効レジスタ、及び書換許可レジスタを全て有効とし、両バンクを有効かつ書換え許可状態にしておく第1処理と、中央処理装置からのリードアクセスに対して、バンクで中央処理装置から送られて来たアドレスのインデックス部を用いてタグメモリ、及びデータメモリを読出す第2処理と、夫々のバンクで、中央処理装置から送られて来たアドレスのタグ部と、タグメモリの出力とを比較器にて比較し、これが一致し、かつタグメモリの有効ビットの出力が有効であるときに、このバンクをヒット(有効)とする第3処理と、ヒット(有効)したバンクのデータメモリの出力がセレクタによって選択されてリードデータとして中央処理装置に返される第4処理と、からなる。

請求項（抜粋）：

中央処理装置、及びキャッシュメモリからなる情報処理装置と主記憶装置との間でシステムバスを介してデータのやりとりを行う際に用いるキャッシュメモリの制御方法において、前記キャッシュメモリは、前記中央処理装置から送られて来るアドレスのタグ部を記憶するタグメモリと、前記主記憶装置から読み出されたデータを記憶するデータメモリと、複数のバンクと、ヒットしたバンクのデータを選択するためのセレクタと、キャッシュメモリ制御部と、各バンク毎のキャッシュ動作の有効/無効レジスタ、及び書換許可/書換禁止レジスタの状態を切り替えるためのキャッシュ状態レジスタと、を備え、更に前記キャッシュメモリ制御部は、アクセスのミス時に前記システムバスを介して前記主記憶装置をアクセスし、各バンクのメモリ内容を書き換える制御を行うミス制御部と、前記システムバスからのアクセスに従って、各バンクのメモリや前記キャッシュ状態レジスタの書き込み/読み出しを実行するバススレーブ制御部と、を備え、前記キャッシュ状態レジスタは、有効レジスタ、及び書換許可レジスタを全て有効とし、両バンクを有効かつ書換え許可状態にしておく第1のステップと、前記中央処理装置からのリードアクセスに対して、前記バンクで前記中央処理装置から送られて来たアドレスのインデックス部を用いてタグメモリ、及びデータメモリを読出す第2のステップと、それぞれのバンクで、前記中央処理装置から送られて来たアドレスのタグ部と、前記タグメモリの出力とを比較器にて比較し、これが一致し、かつタグメモリの有効ビットの出力が有効であるときに、このバンクをヒット(有効)とする第3のステップと、ヒット(有効)したバンクのデータメモリの出力がセレクタによって選択されてリードデータとして中央処理装置に返される第4のステップと、からなることを特徴とするキャッシュメモリの制御方法。

IPC (3件)：

G06F 12/08 , G06F 12/08 310 , G06F 12/12

FI (5件)：

G06F 12/08 W , G06F 12/08 C , G06F 12/08 G , G06F 12/08 310 A , G06F 12/12 D

Fターム (9件)：

5B005JJ23 , 5B005KK12 , 5B005KK15 , 5B005MM01 , 5B005MM21 , 5B005NN43 , 5B005NN54 , 5B005PP02 , 5B005QQ02

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