特許

J-GLOBAL ID：200903095915078695

SDHインタフェース回路

発明者： 小池 武史 ,  稲葉 晋一 ,  成田 聡
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 清水 守 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-041086
公開番号（公開出願番号）：特開平5-244129
出願日： 1992年02月27日
公開日（公表日）： 1993年09月21日
要約：

【要約】【目的】 速度整合及びジッタ、ワンダおよびフレーム位相差の吸収の機能を、メモリ容量、ゲート規模及びハード構成の簡略を可能にする。【構成】 SDHインタフェース回路において、フォーマット変換及びセル長変換を行なうセル終端部4と、セル終端部4に伝送路クロックと局内クロックを導入する手段と、クロックの周波数の差の整合を行う手段と、クロックの位相のずれを解消する手段とからなり、周波数の差の整合を行う手段と位相のずれを解消する手段とをセル終端部4に設けて、セル終端部4に速度整合およびスタッフ制御の機能をセル終端部4において行なわせる。

請求項（抜粋）：

(a)フォーマット変換及びセル長変換を行なうセル終端部と、(b)前記セル終端部に伝送路クロックと局内クロックを導入する手段と、(c)前記クロック間の周波数の整合を行う手段と、(d)前記クロックの位相のずれを解消する手段とからなり、(e)前記周波数の整合を行う手段と位相のずれを解消する手段とを前記セル終端部に設けたことを特徴とするSDHインタフェース回路。

IPC (4件)：

H04L 7/00 ,  H04J 3/07 ,  H04L 12/02 ,  H04L 12/48

FI (2件)：

H04L 11/02 Z ,  H04L 11/20 Z

引用特許：

審査官引用 (4件)

• 特開平2-226831
  
• 特開平4-220829
  
• セル位相乗換回路
  公報種別：公開公報   出願番号：特願平3-165826   出願人：日本電気株式会社, 日本電気通信システム株式会社
• セル位相乗換回路
  公報種別：公開公報   出願番号：特願平3-165823   出願人：日本電気株式会社, 日本電気通信システム株式会社