特許
J-GLOBAL ID：200903095928335425
並列プロセッサ
発明者：
出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平4-242160
公開番号（公開出願番号）：特開平6-096036
出願日： 1992年09月10日
公開日（公表日）： 1994年04月08日
要約：
【要約】【目的】 少ないインストラクション数で所望の演算結果を得る。【構成】 入力端子10からの映像信号が直接に第1の入力用シフトレジスタ1に格納されると共に、第2の演算回路11にも供給され、所望の計算された信号が第2の入力用シフトレジスタ12に格納される。これらのシフトレジスタ1、12の信号が各入力側メモリ21 〜2M に供給される。また第1の演算回路41〜4M は対応する入力側メモリ21 〜2M とその両隣からのデータがセレクタ31 〜3M を介して供給され、対応する出力側メモリ61 〜6M とその両隣からのデータもセレクタ51 〜5M を介して供給される。そして各演算回路41 〜4Mからの出力結果はメモリ21 〜2M あるいは61 〜6M に書き込まれる。さらに各出力側メモリ61 〜6M がそれぞれ出力用シフトレジスタ7に格納され、このシフトレジスタ7から演算処理された映像信号が出力端子8に取り出される。
請求項（抜粋）：
入力端子から入力されてくる複数のデータを複数のプロセッサエレメントに供給し、これらのデータが上記プロセッサエレメントにて演算処理され、上記プロセッサエレメントから出力される演算処理された複数のデータを出力端子から出力する並列プロセッサにおいて、上記入力端子と上記プロセッサエレメントの間に演算回路を設けたことを特徴とする並列プロセッサ。
IPC (4件)：
G06F 15/16 390
, G06F 15/66
, G06F 15/80
, H04N 5/14
