特許
J-GLOBAL ID：200903095943556632
ホールドオーバー回路付PLL装置
発明者：
出願人/特許権者：
代理人 (1件)：
岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平4-029866
公開番号（公開出願番号）：特開平5-235756
出願日： 1992年02月18日
公開日（公表日）： 1993年09月10日
要約：
【要約】【目的】 入力クロック信号の障害を検知する間の入力クロック信号変動に対する出力クロック信号の変動を阻止する。【構成】 ホールドオーバー回路Aは入力クロック信号TRを分周器1で分周し、その正理論の間、発振器10の出力パルス数をカウントし、これを順次メモリ4に蓄積する。メモリ4から早く蓄積したデータから順次、読み出して、カウンタ2で発振器10からの発振信号SBを用いて分周した信号を生成し、PLL回路Bの位相比較器6に出力する。
請求項（抜粋）：
ホールドオーバー回路と、PLL回路を有し、入力クロック信号の障害発生時に生じる出力クロック信号の変動を抑圧するホールドオーバー回路付PLL装置において、前記ホールドオーバー回路は、入力クロック信号を分周する第1の分周手段と、発振手段と、データを蓄積する記憶手段と、前記第1の分周手段の出力信号が正論理の間に前記発振手段の出力のパルス数をカウントする第1のカウンタと、前記第1のカウンタのカウント結果である第1のデータを前記記憶手段に蓄積し、且つ前記記憶手段から第2のデータを読み出して出力する制御手段と、前記第2のデータを読み込んで前記発振手段の出力信号をクロック信号としてデータ数分のクロック信号をカウントする間に正論理の出力信号を送出する第2のカウンタとを有し、前記制御手段では、前記記憶手段から読み出す第2のデータは、前記第1のカウンタのカウント結果である第1のデータの蓄積前に第1のカウンタのカウント結果として前記記憶手段に蓄積されるデータであることを特徴とするホールドオーバー回路付PLL装置。
FI (2件)：
H03L 7/08 G
, H03L 7/08 Z
