特許

J-GLOBAL ID：200903095953161121

半導体記憶装置

発明者： 羽倉 司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-146601
公開番号（公開出願番号）：特開平5-314766
出願日： 1992年05月11日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】 /CASビフォー/RASリフレッシュモード時及びセルフリフレッシュ時の消費電流が低減された半導体記憶装置を得る。【構成】 内部行アドレス発生回路2とBLI発生回路6との間に行アドレス判定回路5を設け、/CASビフォー/RASリフレッシュモード及びセルフリフレッシュモードにおいて、センスアンプ7cに接続された2組のビット線対(ビット線11aとビット線11c,ビット線11iとビット線11j)のうちの一方のビット線対(ビット線11aとビット線11c)と交差する複数のワード線(ワード線W0,W1)との交差点に配設されたメモリセルを、ワード線毎に連続してリフレッシュする時、該行アドレス判定回路5がこれを検知して、BLI発生回路6に対してBLI信号の信号レベルを(Vcc+α)レベルに保持するように信号を与える。

請求項（抜粋）：

2組のビット線対を1つのセンスアンプで共有し、各ビット線とセンスアンプ間に介在させたスイッチングトランジスタのスイッチングにより、上記2組のビット線対のうちの一方のビット線対を上記センスアンプに接続するシエアド型センスアンプを備えた半導体記憶装置において、/CASビフォー/RASリフレッシュモード及びセルフリフレッシュモードにより、上記一方のビット線対に交差する2つのワード線上のメモリセルを各ワード線毎に連続してリフレッシュする間、上記一方のビット線対に対応するスイッチングトランジタのゲートに入力されるビット線選択信号の信号レベルが一定に維持されることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/403 ,  G11C 11/409 ,  H01L 27/10 481

FI (2件)：

G11C 11/34 363 M ,  G11C 11/34 354 A