特許

J-GLOBAL ID：200903095971868690

シフトレジスタ

発明者： 前川 敏一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-348864
公開番号（公開出願番号）：特開平10-199284
出願日： 1996年12月26日
公開日（公表日）： 1998年07月31日
要約：

【要約】【課題】 低入力容量化、高速動作及び低消費電力化を図ったシフトレジスタを提供する。【解決手段】 各段のユニットレジスタ回路SR1 ,SR2 ,・・・の入力及び出力データが有意であるか否かを検出する検出手段(ノアゲートNOR,インバータINV)と、 ユニットレジスタ回路を構成しているクロックドインバータINV1 ,INV2 に設けられたプルアップ素子P5 及びプルダウン素子N5 と、上記検出手段によりデータが有意であるとことが検出された段のユニットレジスタ回路のみ2相のクロックを供給するクロックスイッチSWと、上記検出手段によりデータが有意であるとことが検出された段のユニットレジスタ回路のプルアップ素子P5 及びプルダウン素子N5 に流れる電流を遮断する第2のスイッチング素子P6 ,N6 とを備える。

請求項（抜粋）：

第1及び第2のクロックドインバータと、第3のインバータから構成され、2相のクロック信号によって駆動される相補型MOS構造のユニットレジスタ回路を多段縦続接続したシフトレジスタにおいて、各段のユニットレジスタ回路の入力及び出力データが有意であるか否かを検出する検出手段と、各段のユニットレジスタ回路を構成しているクロックドインバータに設けられたプルアップ手段及びプルダウン手段と、上記検出手段によりデータが有意であるとことが検出された段のユニットレジスタ回路のみ2相のクロックを供給する第1のスイッチング手段と、上記検出手段によりデータが有意であるとことが検出された段のユニットレジスタ回路のみプルアップ手段及びプルダウン手段に流れる電流を遮断する第2のスイッチング手段とを備えることを特徴とするシフトレジスタ。

IPC (2件)：

G11C 19/00 ,  G11C 19/28

FI (2件)：

G11C 19/00 K ,  G11C 19/28 B

引用特許：

出願人引用 (4件)

• オーバーラップ除去機能付双方向走査回路
  公報種別：公開公報   出願番号：特願平5-189080   出願人：ソニー株式会社
• アクティブマトリクス表示装置
  公報種別：公開公報   出願番号：特願平6-107603   出願人：ソニー株式会社
• 特開平4-046317
  
• 特開平3-147598