PLL回路

発明者： ,
出願人/特許権者：
代理人 (1件)：小鍜治明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-292790
公開番号（公開出願番号）：特開平5-129942
出願日： 1991年11月08日
公開日（公表日）： 1993年05月25日
要約：

【要約】【目的】入力データ信号から位相偏差が減少した高品質の高速クロック信号を再生する。【構成】入力データ信号Siと分周クロック信号Sca、Scbとが位相比較器(A) 11、位相比較器(B) 12にそれぞれ供給されて、位相誤差信号Sa、Sbが出力される。この後、加算器13で加算され、フィルタ14で平滑された制御電圧で可変周波数発振器15の発振周波数を制御する。可変周波数発振器15の再生クロック信号Soを分周器(A) 16、分周器(B) 17で分周した分周クロック信号Sca、Scbを位相比較器(A) 11、位相比較器(B) 12に入力して閉ループ制御を行い、再生クロック信号Soを得る。

請求項（抜粋）：

入力データ信号と入力される分周クロック信号との位相比較を行い第1の位相誤差信号を出力する第1の位相比較器と、前記入力データ信号と入力される分周クロック信号との位相比較を行い第2の位相誤差信号を出力する第2の位相比較器と、前記第1および第2の位相誤差信号を加算する加算器と、前記加算した位相誤差信号を平滑した制御電圧を生成するフィルタと、前記制御電圧により発振周波数が制御された再生クロック信号を出力する可変周波数発振器と、前記再生クロックを分周した分周クロック信号を生成して第1の位相比較器に供給する第1の分周器と、前記再生クロックを分周した分周クロック信号を生成して第2の位相比較器に供給する第2の分周器とを備えたことを特徴とするPLL回路。

IPC (3件)：

H03L 7/087 , H03L 7/08 , H03L 7/22

FI (2件)：

H03L 7/08 P , H03L 7/08 K

引用特許：

審査官引用 (2件)

特開昭61-280123
特開昭60-014522

前のページに戻る