半導体記憶装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-129978
公開番号（公開出願番号）：特開平9-321235
出願日： 1996年05月24日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】半導体記憶装置の製造方法であって、上方に延びるストレージノードが倒れないような半導体記憶装置の製造方法を提供する。【解決手段】ストレージノード101aの側壁に接しかつシリコン酸化膜108の側壁に沿って上方に延在するストレージノード101bを形成する工程と、シリコン酸化膜108とストレージノード101bを覆うようにシリコン酸化膜110を形成する工程と、ストレージノード101bの間でストレージノード101bの各々の下端部に接する残存酸化膜112のみを残存させるようにシリコン酸化膜108、110をエッチングする工程とを備える。

請求項（抜粋）：

キャパシタを有する半導体記憶装置の製造方法であって、半導体基板の上に互いに間隔を隔てて複数の第1の電極層と、その第1の電極層の上に積層された複数の第1の層とを形成する工程と、前記第1の電極層の側壁に接しかつ前記第1の層の側壁に沿って前記半導体基板の上方に延在する複数の第2の電極層を形成する工程と、前記第1の層と前記第2の電極層とを覆うように第2の層を形成する工程と、複数の前記第2の電極層の間の領域で前記第2の電極層の各々の下端部に接する前記第2の層のみを残存させ、かつ前記第1と第2の電極層の表面を露出させるように前記第1と第2の層をエッチングする工程と、前記第1と第2の電極層の露出した表面を洗浄する工程と、洗浄された前記第1と第2の電極層の表面上に誘電体層を形成する工程と、前記誘電体層の上に第3の電極層を形成する工程とを備えた、半導体記憶装置の製造方法。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 621 C , H01L 27/04 C

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