特許

J-GLOBAL ID：200903096018681440

5入力3出力加算器

発明者： 南 俊宏 ,  笠井 良太
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 長尾 常明
公報種別：公開公報
出願番号（国際出願番号）：特願平6-033257
公開番号（公開出願番号）：特開平7-219746
出願日： 1994年02月07日
公開日（公表日）： 1995年08月18日
要約：

【要約】【目的】 クリティカルパスの遅延を短くし、トランジスタ数を減少させ得るようにした5入力3出力加算器を提供する。【構成】 排他的否定論理和ゲート3段がクリティカルパルスとなる。その排他的否定論理和ゲートを構成するNANDゲートを他のNANDゲートと共通化する。

請求項（抜粋）：

第1から第5までの5つの入力信号が入力可能で、該第1から第4までの4つの入力信号から生成される第1のキャリー信号と、上記第1から第5までの5つの入力信号から生成される第2のキャリー信号と、上記第1から第5までの5つの入力信号から生成される和信号とを出力する5入力3出力加算器において、上記第1と第2の入力信号の論理積の否定をとる第1の回路と、上記第3と第4の入力信号の論理積の否定をとる第2の回路と、上記第1の回路の出力と上記第2の回路の出力の論理積の否定をとる第3の回路と、上記第1回路の出力と上記第2の回路の出力の論理和の否定をとる第4の回路と、上記第1と第2の入力信号の排他的否定論理和をとる第5の回路と、上記第3と第4の入力信号の排他的否定論理和をとる第6の回路と、上記第5の回路の出力と上記第6の回路の出力の論理積の否定をとる第7の回路と、上記第5の回路の出力と上記第6の回路の出力の排他的否定論理和をとる第8の回路と、上記第4の回路の出力と上記第7の回路の出力との論理和を第1の中間結果とし、上記第8の回路の出力と上記第5の入力信号との論理和を第2の中間結果とし、上記第1の中間結果と上記第2の中間結果の論理積をとる第9の回路と、上記第8の回路の出力と上記第5の入力信号との排他的否定論理和をとる第10の回路とを有し、上記第3の回路の出力を上記第1のキャリー信号として出力し、上記第9の回路の出力を上記第2のキャリー信号として出力し、上記第10の回路の出力を上記和信号として出力することを特徴とする5入力3出力加算器。