特許
J-GLOBAL ID：200903096019803174
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-251672
公開番号（公開出願番号）：特開2000-156477
出願日： 1998年09月04日
公開日（公表日）： 2000年06月06日
要約：
【要約】【課題】 自己整合的な加工を行うための絶縁膜を使用する場合に、工程数の増加を抑制する。【解決手段】 周辺回路領域のnMISFETのソース・ドレイン領域を構成するn+ 型半導体領域21およびガードリング領域Gのn+ 型半導体領域23を、メモリセル領域Mのゲート電極12(ワード線WL)に対して自己整合的に接続孔加工するための、あるいは、半導体基板1の分離領域8の接続孔加工の際の過剰エッチングを防止するためのシリコン窒化膜からなる絶縁膜20を通過させたイオン注入法による不純物の注入により形成する。
請求項（抜粋）：
(a)半導体基板の主面に分離領域を形成する工程と、(b)前記半導体基板上に第1絶縁膜を介して導電膜を堆積する工程と、(c)前記導電膜をパターニングして、ゲート電極を形成する工程と、(d)前記ゲート電極の存在下において第1導電型の不純物を導入し、前記ゲート電極下のチャネル領域を挟む第1半導体領域を形成する工程と、(e)前記半導体基板の全面に第2絶縁膜を堆積する工程と、(f)前記第2絶縁膜およびゲート電極の存在下において、第1導電型の不純物を、前記第2絶縁膜を通過してイオン注入法により導入し、前記第1半導体領域よりも前記チャネル領域の外側に第2半導体領域を形成する工程と、を含み、前記第2半導体領域は前記ゲート電極の側壁部分に存在する第2絶縁膜に対して自己整合的に形成されていることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
5F083AD24
, 5F083JA15
, 5F083JA17
, 5F083JA35
, 5F083JA38
, 5F083JA43
, 5F083KA01
, 5F083LA16
, 5F083MA03
, 5F083MA06
, 5F083MA18
, 5F083MA19
, 5F083NA01
, 5F083NA10
, 5F083PR37
, 5F083PR40
, 5F083PR43
, 5F083PR44
, 5F083PR53
, 5F083PR54
, 5F083ZA06
