特許
J-GLOBAL ID：200903096055468497
半導体集積回路装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-186746
公開番号（公開出願番号）：特開平5-003173
出願日： 1991年07月26日
公開日（公表日）： 1993年01月08日
要約：
【要約】【目的】MOSFETを構成要素として含む半導体集積回路装置において、高速化を計り,かつESD耐性を向上させる。【構成】バッファー回路領域121には第1のNチャネルMOSFETを含み外部装置と直接接続するバッファー回路が形成され、内部回路領域122には第2のNチャネルMOSFETを含む内部回路が形成される。第1,第2のMOSFETのゲート電極106a,106bはそれぞれチタンシリサイド膜105a,105bを含むポリサイド構造により低抵抗化され、第2のMOSFETのソース・ドレイン領域はチタンシリサイド膜112bを含むサリサイド構造により低抵抗化される。第1のMOSFETのソース・ドレイン領域には、ゲート電極106aとチタンシリサイド膜112aとの間にN+ ソース・ドレイン拡散層113aのみから形成された低抵抗化されていない領域が設けられている。
請求項（抜粋）：
第1のMOSFETを含み外部装置に直接に接続されるバッファー回路と第2のMOSFETを含む内部回路とからなる半導体集積回路装置において、前記第1のMOSFETおよび前記第2のMOSFETのゲート電極が第1の金属からなる膜,前記第1の金属のシリサイド膜,および多結晶シリコン膜と前記第1の金属のシリサイド膜との積層膜のいずれかによりそれぞれ構成され、前記第1および第2のMOSFETの各々のゲート電極のそれぞれの側面には絶縁膜からなるスペーサが設けられ、前記第1のMOSFETのゲート電極から所定距離離れた領域のソース・ドレイン拡散層の表面および前記第2のMOSFETのソース・ドレイン拡散層の表面に第2の金属のシリサイド膜が設けらたことを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 21/28 301
, H01L 21/28
, H01L 27/092
