特許

J-GLOBAL ID：200903096094319318

半導体装置の製造方法

発明者： 和泉 宇俊
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-193781
公開番号（公開出願番号）：特開平7-050295
出願日： 1993年08月05日
公開日（公表日）： 1995年02月21日
要約：

【要約】 (修正有)【目的】 半導体装置の製造方法に関し, TEOS-O3・NGS 膜の膜質を改善し, 且つその上に被着する配線膜の段差被覆を改善する。【構成】 1)半導体基板 1上に酸化シリコン膜 3を成膜し,該酸化シリコン膜の表面をアルゴンガスでスパッタ・エッチングする工程と,該酸化シリコン膜の上に有機シリコン化合物とオゾンを含むガスを用いた気相成長法により珪酸グラス(TEOS-O3・NSG)膜 4を成膜する工程とを有する,2)前記1)のスパッタ・エッチングに代えて,前記酸化シリコン膜 3の表面を窒素(N2), アンモニア(NH3), 亜酸化窒素(N2O) ガスのプラズマを照射するか,あるいはウエット酸素(O2)またはドライ酸素中で熱処理を行う,3)前記1)の酸化シリコン膜(3)の成膜時に,原料ガスに窒素を含むガスを添加して該酸化シリコン膜の屈折率を高くする。

請求項（抜粋）：

半導体基板(1) 上に酸化シリコン膜(3)を成膜し,該酸化シリコン膜の表面をアルゴンガスでスパッタ・エッチングする工程と,該酸化シリコン膜の上に有機シリコン化合物とオゾンを含むガスを用いた気相成長法により珪酸グラス(TEOS-O3・NSG)膜を成膜する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/316 ,  H01L 21/3205 ,  H01L 21/768

FI (2件)：

H01L 21/88 K ,  H01L 21/90 K