特許
J-GLOBAL ID：200903096116736112
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-290197
公開番号（公開出願番号）：特開平6-140420
出願日： 1992年10月28日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 MOSトランジスタのソース・ドレインと他のMOSトランジスタのゲート電極を直接コンタクトするにあたり、ゲート電極のエッチング余裕度およびマスクずれに対する余裕度を大きくする。【構成】 ポリシリコン膜(17)をSi基板(11)の表面に設けた溝(16)に埋め込み、リン拡散によって溝(16)の回りのSi基板(11)中にN+層(16)を形成し、該ポリシリコン膜(17)を選択的にエッチングしてゲート電極(21a)(21b)を形成し、ゲート電極(21a)(21b)をマスクとしたイオン注入によりソース・ドレイン拡散層(22)(23)を形成する。
請求項（抜粋）：
一導電型の半導体基板(11)上にゲート絶縁膜(13)を形成した後に基板(11)の表面に選択的に溝(16)を形成する工程と、溝(16)内を含む基板(11)の全面にゲート電極材料膜(17)を堆積する工程と、ゲート電極材料膜(17)に逆導電型の不純物を拡散する工程と、溝(16)内に埋め込まれたゲート電極材料膜(17)から基板中に該不純物を拡散することにより逆導電型の半導体層(18)を形成する工程と、ゲート電極材料膜(17)を選択的にエッチングすることによりゲート電極(21a)(21b)を形成する工程と、ゲート電極(21a)(21b)をマスクとして逆導電型の不純物を基板(11)中にイオン注入することにより逆導電型のソース・ドレイン拡散層(22)(23)を形成するとともに半導体層(18)を介してゲート電極(21b)とドレイン拡散層(23)とを接続する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
