パイプライン浮動小数点プロセッサ及びその乗算・加算命令シーケンスの実行

発明者： , ,
出願人/特許権者：
代理人 (1件)：合田潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-186921
公開番号（公開出願番号）：特開平7-114455
出願日： 1994年08月09日
公開日（公表日）： 1995年05月02日
要約：

【要約】【目的】パイプライン浮動小数点プロセッサにおける高速乗算-加算命令の待ちサイクルを不要とする。【構成】加算パイプラインを再構成する。1.乗算器Mから整列器AL1、2へパスNDを介して正規化されたデータのフィードバックを行う。2.積の先頭のゼロの桁の可能性を考慮してデータ・パスの両側で左への1桁の桁送り、及び保護桁のZ1、2による特別なゼロ設定を行う。3.オーバフロー及びアンダーフローの認知のために9ビットでの指数形成、及びアンダーフローのために、真ゼロ値ユニット(T/C)による飛びで指数結果がゼロにリセットされる。

請求項（抜粋）：

乗算器(M)での乗算に先立ってオペランド(OPEI、OPEII)を中間的に記憶するための第1の入力レジスタ(MA)及び第2の入力レジスタ(MB)と、該乗算器の出力に接続されかつ第1の加算器(ADD-M)での加算に先立って該乗算の部分和を中間的に記憶するための加算器出力レジスタ(PC、PS)と、該加算器の出力に接続されかつ該部分和の総計(OPD2)を正規化するための第1の正規化器(NORM-M)とを備える乗算域(MS)と、加算のためにオペランド(OPD1、OPD2)を中間的に記憶するための第3の入力レジスタ(FA)及び第4の入力レジスタ(FB)と、第2の加算器(ADD-A)での該オペランドの加算に先立って双方のオペランドを中間的に記憶するための第1の加算器入力レジスタ(FC)及び第2の加算器入力レジスタ(FD)と、該第1の加算器入力レジスタに接続されかつオペランドの真値/補数形成のために該第3の入力レジスタと真値/補数ユニット(T/C)との間に相互接続されるオペランド(OPD1)整列用の第1の整列器(AL1)と、前記第4の入力レジスタに接続されるオペランド(OPD2)整列用の第2の整列器と、該第2の加算器の出力に接続されかつ最終結果を正規化するための第2の正規化器(NORM-A)とを備える加算域(AS)とを有する浮動小数点プロセッサの配置であって、待ちサイクルを必要とせずに高速の乗算-加算命令を実行するために、前記第1の正規化器の出力を前記第1及び第2の整列器の入力へ接続するフィードバック・パス(図4のND)と、前記第1の整列器と前記真値/補数ユニットとの間に相互接続される第1の左桁送り器(SL1)と、前記真値/補数ユニットと前記第1の加算器入力レジスタとの間に相互接続されるゼロ設定器(Z1)と、前記第2の整列器と前記第2の加算器入力レジスタに接続される第2のゼロ設定器(Z2)との間に相互接続される第2の左桁送り器(SL2)とを設けることを特徴とする浮動小数点プロセッサの配置。

IPC (3件)：

G06F 7/52 310 , G06F 7/00 , G06F 9/38 310

引用特許：

審査官引用 (5件)

特開昭61-048037
特開昭61-282928
特開昭63-255735

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