特許

J-GLOBAL ID：200903096134399760

演算装置

発明者： 西村 仁志
出願人/特許権者： 有限会社サングラフィックス
代理人 (1件)： 嶋 宣之
公報種別：公開公報
出願番号（国際出願番号）：特願平8-055489
公開番号（公開出願番号）：特開平9-223012
出願日： 1996年02月19日
公開日（公表日）： 1997年08月26日
要約：

【要約】【課題】 命令アクセスを不要にし、高速処理が可能な演算装置を提供すること。【解決手段】 行列状に配置したALUと、ALUにそれぞれ接続した論理設定記憶素子と、隣合うALUを互いに接続する隣接配線と、ALUの行列間に設けたバスと、各バスの端部に接続し、ALUからバスへの出力許可制御をするアービタと、各アービタに接続したスケジュールメモリとを備え、上記ALUのうち、ひとつを外部入力部に接続し、他のひとつを外部出力部に接続し、各ALUは隣接配線及びバスを介して全てのALUと接続し、スケジュールメモリは直列に接続するとともに、スケジュールメモリには、バスへの出力許可タイミングを示したティーチングスケジュールを順送りに入力し、上記論理設定記憶素子は、個別機能の分担と接続関係をセットアップする信号として入力するフローグラフコードに応じた個別機能をALUに設定し、個別機能を記憶したALUとアービタとで、特定用途のための論理回路を編成する。

請求項（抜粋）：

基板上に行列状に配置したALUと、各ALUにそれぞれ接続した論理設定記憶素子と、隣合うALUを互いに接続する隣接配線と、ALUの行列間に設けたバスと、各バスの端部に接続し、ALUからバスへの出力許可制御をするアービタと、各アービタに接続したスケジュールメモリとを備え、上記ALUのうちひとつのALUを外部入力部に接続し、他のひとつのALUを外部出力部に接続し、各ALUは上記隣接配線及びバスを介して全てのALUと接続し、上記スケジュールメモリは直列に接続するとともに、スケジュールメモリには、ALUからバスへの出力許可タイミングを示したティーチングスケジュールを外部から順送りに入力し、上記論理設定記憶素子は、外部から個別機能の分担と接続関係をセットアップするプログラムをハード化する信号として入力するフローグラフコードに応じた個別機能を各ALUに設定し、個別機能を記憶した各ALUと出力許可制御をするアービタとで、特定用途のための論理回路を編成することを特徴とする演算装置。

IPC (2件)：

G06F 9/38 310 ,  G06F 7/00

FI (2件)：

G06F 9/38 310 J ,  G06F 7/00 A