特許

J-GLOBAL ID：200903096146055543

メモリ・インタフェース

発明者： 森 文彦
出願人/特許権者： 株式会社明電舎
代理人 (1件)： 志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-026704
公開番号（公開出願番号）：特開平8-221314
出願日： 1995年02月15日
公開日（公表日）： 1996年08月30日
要約：

【要約】【目的】 低速メモリを使用しながらCPUのウエイト・サイクルの発生を減らす。【構成】 CPU1から時分割でアドレス・データCADRを順次出力し、これをメモリ2のアドレス・データMADRとするメモリ・インタフェースにおいて、ラッチ回路4でラッチしたデータLADRをインクリメント回路5で+1し、このデータをラッチ回路6でラッチしたデータFADRとCPUからのデータCADRとをコンパレータ7で比較し、一致する場合にはアドレス・バッファ8から順次にデータMADRを出力し、不一致の場合はデータCADRをラッチ回路4とアドレス・バッファ9を通してウエイト・サイクルで調整して出力する。

請求項（抜粋）：

CPUから時分割でアドレス・データCADRを順次出力し、これらアドレス・データを順次出力してメモリ・アクセスのためのアドレス・データMADRとするメモリ・インタフェースにおいて、前記データCADRをラッチする第1のラッチ回路と、この第1のラッチ回路がラッチしたデータLADRを+1するインクリメント回路と、このインクリメント回路の出力をラッチする第2のラッチ回路と、前記CPUから出力されるデータCADRと前記第2のラッチ回路からの出力データFADRとを比較して一致・不一致を判定するコンパレータと、このコンパレータが一致出力になるときに前記第2のラッチ回路の出力を前記アドレス・データMADRとする第1のアドレス・バッファと、前記コンパレータが不一致出力になるときに前記第1のラッチ回路の出力を前記アドレス・データMADRとする第2のアドレス・バッファとを備えたことを特徴とするメモリ・インタフェース。