特許

J-GLOBAL ID：200903096162823542

半導体集積回路

発明者： 相京 隆
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-212407
公開番号（公開出願番号）：特開平5-052899
出願日： 1991年08月23日
公開日（公表日）： 1993年03月02日
要約：

【要約】【目的】ゲートアレイ方式の半導体集積回路に関し、テスト及び診断回路の提供を目的とする。【構成】相補型トランジスタを含む論理ゲートから成る多数の基本セル(2)を備えたゲートアレイ半導体集積回路のチップ領域(1)を、相互に同じ構成を有し前記基本セル(2)を少なくとも一つ含む回路ブロック(31〜3n)毎に区分し、各回路ブロック(31〜3n)に対し電源から流入する所定値以上の電流を夫々検出する電流検出手段(41〜4n)を前記各回路ブロック(31〜3n)毎に備えるように構成する。

請求項（抜粋）：

相補型トランジスタを含む論理ゲートから成る多数の基本セル(2)を備えたゲートアレイ方式の半導体集積回路において、チップ領域(1)を、相互に同じ構成を有し前記基本セル(2)を少なくとも一つ含む回路ブロック(31〜3n)毎に区分し、前記各回路ブロック(31〜3n)に対し電源から流入する所定値以上の電流を夫々検出する電流検出手段(41〜4n)を前記各回路ブロック(31〜3n)毎に備えたことを特徴とする半導体集積回路。

IPC (2件)：

G01R 31/26 ,  G01R 31/28