特許

J-GLOBAL ID：200903096189744776

レベルコンバータ及び半導体集積回路

発明者： 正木 悟 ,  山本 明典 ,  関 扶佐夫 ,  浅見 文孝 ,  大野 和男 ,  今井 正夫 ,  鵜戸 真也
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社 ,  株式会社九州富士通エレクトロニクス
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平5-072223
公開番号（公開出願番号）：特開平6-283980
出願日： 1993年03月30日
公開日（公表日）： 1994年10月07日
要約：

【要約】【目的】 本発明はレベルコンバータ及び半導体集積回路に関し、異種電源駆動の回路系間に設けられるレベル変換回路の構成を改良し、また、それを同一チップ内に集積化する場合に、その配置及びその電源供給方法を工夫して、回路動作の高速化を図ること、及び、消費電流の低減化を図ることを目的とする。【構成】 入力トランジスタ回路11と、第1〜第4のトランジスタT1〜T4とを具備し、該回路11が駆動電源系VDD1,GNDと入力部INとに接続され、かつ、該回路11がトランジスタT2,T4の各ゲートに接続され、トランジスタT1,T2が直列接続されて駆動電源系VDD2,GNDに接続され、かつ、トランジスタT3,T4が直列接続されて駆動電源系VDD2,GNDに接続され、トランジスタT1のゲートがトランジスタT3,T4の直列接続点となる出力部OUT2に接続され、トランジスタT3のゲートがトランジスタT1,T2の直列接続点となる出力部OUT1に接続され、該回路11が入力信号Sinをラッチ出力するラッチ回路11Aから成ることを含み構成する。

請求項（抜粋）：

入力トランジスタ回路(11)と、第1〜第4のトランジスタ(T1〜T4)とを具備し、前記入力トランジスタ回路(11)が第1の駆動電源系(VDD1,GND)と入力部(IN)とに接続され、かつ、該入力トランジスタ回路(11)が第2,第4のトランジスタ(T2,T4)の各ゲートに接続され、前記第1,第2のトランジスタ(T1,T2)が直列接続されて第2の駆動電源系(VDD2,GND)に接続され、かつ、前記第3,第4のトランジスタ(T3,T4)が直列接続されて第2の駆動電源系(VDD2,GND)に接続され、前記第1のトランジスタ(T1)のゲートが前記第3,第4のトランジスタ(T3,T4)の直列接続点となる第2の出力部(OUT2)に接続され、前記第3のトランジスタ(T3)のゲートが前記第1,第2のトランジスタ(T1,T2)の直列接続点となる第1の出力部(OUT1)に接続され、前記入力トランジスタ回路(11)が入力信号(Sin)をラッチ出力する第1のラッチ回路(11A)から成ることを特徴とするレベルコンバータ。

IPC (4件)：

H03K 5/02 ,  G06F 15/78 510 ,  H03K 19/0185 ,  H03M 1/76

FI (2件)：

H03K 19/00 101 C ,  H03K 19/00 101 E

引用特許：

審査官引用 (1件)

• 特開平2-037823