半導体メモリ素子のキャパシター及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：八田幹雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-022901
公開番号（公開出願番号）：特開平8-250678
出願日： 1996年02月08日
公開日（公表日）： 1996年09月27日
要約：

【要約】【課題】 DRAMのキャパシター及びその製造方法を提供する。【解決手段】単位メモリセルに一つずつトランジスタのソースと連結された第1電極40と、該ソースと連結された部分を除く第1電極40の最下部の表面に形成された劣化防止膜37と、劣化防止膜37の下部に形成された下地膜36と、下地膜36と劣化防止膜37との間に形成されたアンダーカットA と、第1電極40表面、下地膜36表面及びアンダーカットA により露出した劣化防止膜37表面に形成された高誘電体膜42と、アンダーカットA 部分を除いた部分に形成された反応及び拡散防止膜44と、高誘電体膜42と反応及び拡散防止膜44の全面に形成された第2電極46とを含むことを特徴とするキャパシター。これによりキャパシターの製造工程中に発生するアンダーカットによる漏れ電流量を減らし得る。

請求項（抜粋）：

単位メモリセルに一つずつトランジスタのソースと連結されるように形成されている第1電極と、トランジスタのソースと連結されている部分を除いた前記第1電極の最下部の表面に形成されている劣化防止膜と、前記劣化防止膜の下部に形成されている下地膜と、前記下地膜と前記劣化防止膜との間に形成されているアンダーカットと、前記第1電極表面、前記下地膜表面及び前記アンダーカットにより露出された前記劣化防止膜表面に形成された高誘電体膜と、前記アンダーカット部分を除いて、前記第1電極表面に形成されている高誘電体膜上及び前記下地膜表面に形成されている高誘電体膜上に形成されている反応及び拡散防止膜と、前記高誘電体膜及び反応及び拡散防止膜の全面に形成されている第2電極と、を含むことを特徴とする半導体メモリ素子のキャパシター。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/10 621 B , H01L 27/04 C , H01L 27/10 651

引用特許：

出願人引用 (5件)

特開平4-085866
半導体装置のキャパシタ
公報種別：公開公報出願番号：特願平5-309547 出願人：三星電子株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平5-052181 出願人：沖電気工業株式会社

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