特許

J-GLOBAL ID：200903096216952386

半導体マクロの設計装置及びその方法

発明者： 菊池 徹也
出願人/特許権者： エヌイーシーマイクロシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-051215
公開番号（公開出願番号）：特開2001-243263
出願日： 2000年02月28日
公開日（公表日）： 2001年09月07日
要約：

【要約】【課題】フォワード及びバック各アノテーション結果の差異を低減しレイアウト・回路各設計の見直し必要性を抑制し、設計精度向上及び設計工数削減を図る。【解決手段】回路図シンボルF31にセルの実際のレイアウトサイズ情報を付加しレイアウトセルサイズ情報付回路図シンボルF12を生成するレイアウトサイズ情報付加部3と、回路図F11とレイアウトセルサイズ情報付回路図シンボルF12に基づき回路設計を行い、回路接続情報F15と配置配線情報F16とを生成しフォワードアノテーションを行う回路設計部1と、回路接続情報F15と配置配線情報F16とセルレイアウトデザイン情報F21とを入力しレイアウト設計を行いマクロレイアウトF22を生成しバックアノテーションを行うレイアウト設計部2とを備える。

請求項（抜粋）：

回路図データと回路図シンボルとを入力し回路設計を行いこの回路設計の結果に基づきレイアウト設計を行うことにより半導体集積回路(LSI)を構成し複数の回路素子であるセルから成る単位機能ブロックであるマクロを設計する半導体マクロ設計装置において、前記回路図シンボルに個々の前記セルの実際のレイアウトのサイズ情報であるレイアウトセルサイズ情報を付加した回路図シンボルであるレイアウトセルサイズ情報付回路図シンボルを生成するレイアウトサイズ情報付加部と、前記回路図データと前記レイアウトセルサイズ情報付回路図シンボルを入力し、回路設計を行い前記回路図シンボル間の接続の情報である回路接続情報と前記回路図シンボルの図形情報とサイズと配置座標及び各回路図シンボル間を接続する配線座標の情報を有する配置配線情報とを生成し回路設計時の遅延シミュレーションであるフォワードアノテーションを行う回路設計部と、前記回路接続情報と前記配置配線情報とを入力しレイアウト設計を行い前記マクロのレイアウトであるマクロレイアウトを生成しこのレイアウト設計後の遅延シミュレーションであるバックアノテーションを行うレイアウト設計部とを備えることを特徴とする半導体マクロの設計装置。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (8件)：

G06F 15/60 660 C ,  G06F 15/60 656 D ,  G06F 15/60 658 U ,  G06F 15/60 660 D ,  G06F 15/60 668 M ,  G06F 15/60 668 P ,  H01L 21/82 C ,  H01L 21/82 B

Fターム (23件)：

5B046AA08 ,  5B046BA05 ,  5B046BA06 ,  5B046DA05 ,  5B046GA01 ,  5B046JA03 ,  5B046JA05 ,  5F064AA04 ,  5F064DD04 ,  5F064DD07 ,  5F064DD12 ,  5F064DD14 ,  5F064DD20 ,  5F064DD25 ,  5F064EE08 ,  5F064EE13 ,  5F064EE17 ,  5F064EE43 ,  5F064EE57 ,  5F064HH06 ,  5F064HH09 ,  5F064HH13 ,  5F064HH14