特許
J-GLOBAL ID：200903096217330214
消費電力を低減した乗算実行装置及びその方法
発明者：
出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-128182
公開番号（公開出願番号）：特開平5-143324
出願日： 1992年04月21日
公開日（公表日）： 1993年06月11日
要約：
【要約】【目的】 乗算実行を低消費電力で行うこと。【構成】 低消費電力の乗算実行装置30は演算論理ユニット44及び乗算命令と等価な命令を実行するデコードブロック41を含む。高頻度の乗算命令は変数と既知の定数との間で発生する。既知の定数が+1もしくは-1のときには、デコードブロック41は既知定数の符号ビットに応じて演算論理ユニット44をイネーブルして0に変数を加算しもしくは0からの変数の減算を行う。変数と+1もしくは-1の既知定数との間の乗算および累算命令に応答してデコードブロック41は演算論理ユニット41をイネーブルし既知定数の符号ビットに応じて前回の累算結果に変数を加算もしくは減算する。いずれの場合も、高速乗算器45はディセーブルされ、消費電力が節約される。
請求項（抜粋）：
イネーブルされたときに、それぞれ第1、第2の制御信号の第1、第2の所定状態に応答して第1、第2の入力を加算もしくは該第1の入力から前記第2の入力を減算してその出力を提供する演算論理ユニット(44)と、第2のオペランドが+1もしくは-1に等しい乗算命令に応答して、第1のオペランドを前記演算論理ユニット(44)の前記第1の入力として提供し、2進数0を前記演算論理ユニット(44)の前記第2の入力として提供する手段(41,42,43)と、前記第2のオペランドの符号ビットに応答して前記第1、第2の制御信号を前記第1もしくは第2の所定論理状態にし、前記第2のオペランドが+1もしくは-1に等しい乗算命令に応答して前記演算論理ユニット(44)をイネーブルするデコード手段(41)と、前記演算論理ユニット(44)に接続され、前記第2のオペランドが+1もしくは-1に等しい乗算命令に応答して前記第1、第2のオペランドの積として前記演算論理ユニットの出力を提供するマルチプレクサ手段(47)と、を具備する消費電力を低減した乗算実行装置(40)。
IPC (3件)：
G06F 9/305
, G06F 1/32
, G06F 7/52 310
G06F 9/30 340 A
, G06F 1/00 332 Z
