特許

J-GLOBAL ID：200903096252930216

半導体記憶装置

発明者： 長尾 光洋 ,  新林 幸司 ,  石田 喜幸
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平6-265840
公開番号（公開出願番号）：特開平7-176189
出願日： 1994年10月28日
公開日（公表日）： 1995年07月14日
要約：

【要約】【目的】本発明は使用条件を変更することなく、かつメモリセルアレイの基本性能を変更することなく、読み出しサイクルを短縮して、読み出し速度を向上させ得る半導体記憶装置を提供することを目的とする。【構成】読み出し回路1から出力される読み出しデータCB,CBバーがトランスファーゲートTr1,Tr2、ラッチ回路2及び出力バッファ回路7を介して出力データDout として出力される。トランスファーゲートTr1,Tr2が開路されたとき、ラッチ回路2にラッチされる読み出しデータCB,CBバーに基づいて出力バッファ回路7から出力データDout が引き続いて出力され、トランスファーゲートTr1,Tr2は制御信号CASバーに基づいてトランスファーゲート制御回路3で開閉駆動される。トランスファーゲート制御回路3には、トランスファーゲートTr1,Tr2の開路動作を遅延させる遅延回路8が備えられる。

請求項（抜粋）：

制御信号に基づいて読み出し回路でセル情報の読み出し動作を行い、前記読み出し回路から出力される読み出しデータをトランスファーゲートと、ラッチ回路と、出力バッファ回路を介して出力データとして出力し、前記トランスファーゲートが開路された後には、前記ラッチ回路にラッチされる前記読み出しデータに基づいて出力バッファ回路から出力データを引き続いて出力し、前記トランスファーゲートは前記制御信号に基づいてトランスファーゲート制御回路で開閉駆動する半導体記憶装置であって、前記トランスファーゲート制御回路には、前記制御信号に基づく前記トランスファーゲートの開路動作を遅延させる遅延回路を備えたことを特徴とする半導体記憶装置。