特許

J-GLOBAL ID：200903096292151694

強誘電体を用いた順序回路およびこれを用いた半導体装置

発明者： 高須 秀視
出願人/特許権者： ローム株式会社
代理人 (1件)： 古谷 栄男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-247991
公開番号（公開出願番号）：特開2000-077986
出願日： 1998年09月02日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】 電源が遮断されてもデータを保持することができる不揮発性の順序回路等を提供する。【解決手段】 インバータ回路部INV1は、従来のCMOSインバータを構成する一対のトランジスタを、MFMIS構造のトランジスタNT,PTに置換したものである。装置の電源が遮断されても、トランジスタNTの強誘電体層32はON状態に対応した分極状態を保持しており、トランジスタPTの強誘電体層32はOFF状態に対応した分極状態を保持している。電源を再投入すると、トランジスタNT、PTは、それぞれの強誘電体層32が保持していた分極状態にしたがって、トランジスタNTをON状態にするとともに、トランジスタPTをOFF状態にする。したがって、電源の再投入により、インバータ回路部INV1は、電源遮断前の状態に復帰する。

請求項（抜粋）：

ゲート制御信号にしたがってデータを継断するゲート部を備え、ゲート部が継状態のときに、入力データに対応した信号を出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データを保持するとともに保持された当該データに対応した信号を出力データとして出力するよう構成した順序回路であって、ゲート部の出力端に結合され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体記憶部を備えたこと、を特徴とする、強誘電体を用いた順序回路。

IPC (2件)：

H03K 3/356 ,  H03K 19/0948

FI (2件)：

H03K 3/356 Z ,  H03K 19/094 B

Fターム (18件)：

5J034AB15 ,  5J034CB01 ,  5J034DB03 ,  5J034DB04 ,  5J034DB07 ,  5J034DB08 ,  5J056AA03 ,  5J056BB00 ,  5J056CC00 ,  5J056CC14 ,  5J056DD01 ,  5J056DD13 ,  5J056DD29 ,  5J056EE07 ,  5J056FF01 ,  5J056FF07 ,  5J056FF08 ,  5J056GG14