特許

J-GLOBAL ID：200903096309011662

シグマデルタ変換器の分割フィルタ及び同前を用いるアナログ/ディジタル変換器

発明者： ジャン・クロード・アビアト ,  アレン・ブラン ,  パトリック・ジャニォ ,  ジェラルド・オランゴ ,  ジェラルド・リヒテル
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-155261
公開番号（公開出願番号）：特開平5-206957
出願日： 1992年06月15日
公開日（公表日）： 1993年08月13日
要約：

【要約】 (修正有)【目的】分割係数が簡単に変えられる分割フィルタ及びそれを用いたアナログ/ディジタル変換器の提供。【構成】分割フィルタは、シグマデルタ・クロックによって駆動され、N個のシグマデルタ・クロック・パルスで連続的に1増加され、次のN個のシグマデルタ・クロック・パルスで2減少され、次のN個のシグマデルタ・クロック・パルスで再び1増加される増加パラメータDELTA(n)のシーケンスを提供するカウント手段321、331、341、分割フィルタ転送機能に対応する係数 C(n)の値を記憶する記憶手段320、330、340、シグマデルタ・クロックにより駆動されDELTA(n)により前記記憶手段を増加する手段327、337、347、3xN個の入力シグマデルタ・サンプル毎に前記記憶手段の内容C(n)からと入力シグマデルタ・サンプルS(i+n)の列とから1つのPCMサンプルを取出す計算手段323、333、343、327、337、347を含む。

請求項（抜粋）：

シグマデルタ・クロック(fs)と同期するシグマデルタ・パルスS(i)の列を下記の式によりパルス・コード変調(PCM) の列に変換する分割フィルタであって、【数1】Cnは所定の分割係数Nに対応する分割フィルタの係数のシーケンスであり、前記分割フィルタは計算手段を含み、更に前記シグマデルタ・クロック(fs)により駆動されかつ連続的にN個のシグマデルタ・クロック・パルスで1増加され、そして次のN個のシグマデルタ・クロック・パルスで2減少され、更に次のN個のシグマデルタ・クロック・パルスで再び1増加されて増加パラメータ(DELTA(n))を生成するカウント手段と、処理される次の入力サンプルS(i+n)を掛ける前記分割フィルタの係数C(n)の値を記憶する記憶手段と、シグマデルタ・クロック周期毎に活動状態になり、前記増加パラメータ DELTA(n)で前記記憶手段を増加する手段と、3xN 個の入力シグマデルタ・サンプル毎に前記記憶手段の内容C(n)及び入力シグマデルタ・サンプルS(i+n)の列から1つのパルス・コード変調(PCM) サンプルを取出す手段とを含む計算手段を備えることを特徴とする分割フィルタ。