処理装置

発明者：
出願人/特許権者：
代理人 (1件)：工藤実
公報種別：公開公報
出願番号（国際出願番号）：特願2005-187641
公開番号（公開出願番号）：特開2007-011426
出願日： 2005年06月28日
公開日（公表日）： 2007年01月18日
要約：

【課題】複数のCPUのうち1つが動作不能になったとしても、そのCPUの処理が他のCPUにより実行されることができる処理装置。【解決手段】処理装置は、それぞれ予め決められた処理を実行する複数の処理部(102A,102B)と、前記複数の処理部(102A,102B)にそれぞれ設けられ、前記複数の処理部(102A,102B)の異常を検出して異常検出信号を生成する複数の異常検出回路(122A,122B)と、前記複数の異常検出回路(122A,122B)のいずれかからの前記異常検出信号に応答して、前記複数の処理部(102A,102B)のうちの、異常状態にある異常処理部以外の少なくとも1つの正常処理部を、異常救済処理を実行するように制御する異常監視制御部(108)とを具備している。【選択図】図1

請求項（抜粋）：

それぞれ予め決められた処理を実行する複数の処理部と、前記複数の処理部にそれぞれ設けられ、前記複数の処理部の異常を検出して異常検出信号を生成する複数の異常検出回路と、前記複数の異常検出回路のいずれかからの前記異常検出信号に応答して、前記複数の処理部のうちの、異常状態にある異常処理部以外の、正常状態にある少なくとも1つの正常処理部を、異常救済処理を実行するように制御する異常監視制御部とを具備する処理装置。

IPC (3件)：

G06F 11/20 , G06F 11/16 , G06F 9/50

FI (4件)：

G06F11/20 310F , G06F11/16 310C , G06F9/46 465C , G06F9/46 465D

Fターム (6件)：

5B034BB01 , 5B034BB16 , 5B034CC01 , 5B034DD01 , 5B034DD02 , 5B034DD05

引用特許：

出願人引用 (1件)

デバッグ端子を有するマルチプロセッサ装置
公報種別：公開公報出願番号：特願平10-244059 出願人：日本電気株式会社

審査官引用 (8件)

情報処理装置
公報種別：公開公報出願番号：特願平3-289447 出願人：株式会社日立製作所, 株式会社日立コンピユータエレクトロニクス, 国際電気株式会社, 株式会社日立情報ネツトワーク
クラスタ制御システム
公報種別：公開公報出願番号：特願平9-075254 出願人：三菱電機株式会社
データストレージシステム及びデータストレージ管理方法
公報種別：公開公報出願番号：特願平8-238013 出願人：三菱電機株式会社

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