ダイレクトメモリアクセス制御回路及び該回路におけるデータ転送試験方法

発明者：
出願人/特許権者：
代理人 (1件)：松本昂
公報種別：公開公報
出願番号（国際出願番号）：特願平5-289301
公開番号（公開出願番号）：特開平7-141268
出願日： 1993年11月18日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】本発明はDPRAM(主記憶手段)とDMAC間、及びDMACとデータ処理回路間にCPUが直接アクセスできるようにすることによって、どの区間が故障したのかを容易に判断することができるダイレクトメモリアクセス制御回路及び該回路におけるデータ転送試験方法を目的とする。【構成】ダイレクトメモリアクセスコントローラ3の制御により主記憶手段2とデータ処理手段4間でデータの転送を行う構成において、主記憶手段2からコントローラ3へのデータ転送、この逆の転送、コントローラ3からデータ処理手段4への転送、この逆の転送時に、転送データを第1記憶手段又は第2記憶手段に第1及び第2制御手段の制御によって記憶し、この記憶データと転送データとが同じ場合に正しく転送が行われている演算処理手段1で判断できるように構成する。

請求項（抜粋）：

演算処理手段(1) と、アドレスバス(11)及びデータバス(12)を介して該演算処理手段(1) に接続され、該演算処理手段(1) のアクセスによりデータの書込み/読出しが行われる主記憶手段(2) と、アドレスバス(11)及びデータバス(12)を介して該演算処理手段(1) に接続され、該演算処理手段(1) のアクセスによりデータの書込み/読出しが行われ、外部データ処理手段とデータの送受信を行うデータ処理手段(4) と、該アドレスバス(11)及び転送バス(13)を介して該主記憶手段(2) と該データ処理手段(4) に接続され、該データ処理手段(4) からデータを受信する受信動作状態及び該データ処理手段(4) へデータを送信する送信動作状態において、該主記憶手段(2) と該データ処理手段(4) 間で該演算処理手段(1) に依存することなくデータの転送を行う直接データ転送の制御を行うダイレクトメモリアクセスコントローラ(3) と、該データバス(12)と該転送バス(13)を双方向にデータが通過できるように接続する接続手段(6) と、データ入力端が該転送バス(13)に接続され、データ出力端が該データバス(12)に接続され、該転送バス(13)上のデータを記憶する第1記憶手段(21)と、データ入力端が該データバス(12)に接続され、データ出力端が該転送バス(13)に接続され、該演算処理手段(1) から出力されるデータを記憶する第2記憶手段(22)と、該演算処理手段(1) からアドレスバス(11)を介して所定の第1アドレス信号が供給されると、該ダイレクトメモリアクセスコントローラ(3) を前記受信動作状態とするパルスを発生するパルス発生手段(30)と、該アドレスバス(11)を介して該演算処理手段(1) から送出されてくる所定の第2アドレス信号が供給された際に該第1記憶手段(21)をデータ読出可能状態に制御し、所定の第3アドレス信号が供給された際に該第2記憶手段(22)をデータ書込可能状態に制御する第1制御手段(31)と、該ダイレクトメモリアクセスコントローラ(3) により該主記憶手段(2) の記憶データ及び、該データ処理手段(4) の記憶データの何れかが読み出される制御が行われた場合に、該転送バス(13)上のデータを該第1記憶手段(21)に記憶する制御を行い、該アドレスバス(11)を介して該演算処理手段(1) から所定の第4アドレス信号が出力されている際に該第1制御手段(31)から出力される制御信号が供給され、且つ該ダイレクトメモリアクセスコントローラ(3) により該データ処理手段(4) の記憶データが読み出される制御が行われた場合及び、該データ処理手段(4) にデータが書き込まれる制御が行われた場合の何れかの場合に、該第2記憶手段(22)の記憶データを該転送バス(13)上に読み出す制御を行う第2制御手段(50)とを具備したことを特徴とするダイレクトメモリアクセス制御回路。

IPC (2件)：

G06F 13/00 301 , G06F 13/28 310

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