特許
J-GLOBAL ID：200903096436524679
インサーキツトエミユレータ
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-225555
公開番号（公開出願番号）：特開平5-061709
出願日： 1991年09月05日
公開日（公表日）： 1993年03月12日
要約：
【要約】【目的】インサーキットエミュレータにおいて、エミュレーションを行うCPUとターゲットシステムの間の遅延、およびCPUとインサーキットエミュレータの制御回路との間の遅延を少なくし、高いクロック周波数でも動作可能とする。【構成】エミュレートするマイクロプロセッサと同じ配列の第1の端子と、第1の端子とは異なる方向にある第2の端子と、第1のICチップと、第2のICチップと、第1の端子と第1のICチップを接続する第1の配線と、第1の端子と第2のICチップを接続する第2の配線と、第1の端子と第2の端子を接続する第3の配線と、第2の端子と第1のICチップを接続する第4の配線と、第2の端子と第2のICチップを接続する第5の配線と、第1のICチップと第2のICチップを接続する第6の配線とを有している。
請求項（抜粋）：
CPUの動作をエミュレートするインサーキットエミュレータにおいて、エミュレートするCPUと同じ配列の第1の端子と、前記第1の端子とは異なる方向にある第2の端子と、第1のICチップと、第2のICチップと、前記第1の端子と前記第1のICチップを接続する第1の配線と、前記第1の端子と前記第2のICチップを接続する第2の配線と、前記第1の端子と前記第2の端子を接続する第3の配線と、前記第2の端子と前記第1のICチップを接続する第4の配線と、前記第2の端子と前記第2のICチップを接続する第5の配線と、前記第1のICチップと前記第2のICチップを接続する第6の配線とを有することを特徴とするインサーキットエミュレータ。
IPC (4件)：
G06F 11/22 340
, G06F 11/22 310
, G06F 15/78 510
, H01L 23/538
