特許

J-GLOBAL ID：200903096492409246

多重化計装システム

発明者： 山崎 和宏
出願人/特許権者： バブコック日立株式会社
代理人 (1件)： 鵜沼 辰之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-054576
公開番号（公開出願番号）：特開2000-250770
出願日： 1999年03月02日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】 A、B2重の制御系の正常/異常に応じて必要な回路のみを制御ボード上に設定して、多重化計装システムの小型化、省電力を図る。【解決手段】 DOモジュールコントローラ2A、2Bが取り込んだ両信号の一致/不一致を判定し一致信号を出力する回路データを格納するROM-Nと、DOモジュールコントローラ2A、2Bからの信号をそれぞれ出力する回路データを格納するROM-A、ROM-Bと、上記ROMのうちの1つの回路データを選択的に設定するFPGA4と、ROM-Nの回路データが設定されたFPGAから不一致を受信したときA、B系のいずれの信号が正常/異常であるか認識し正常の系の回路データを格納するROMから回路データをFPGAに入力し、またA、B系が正常に回復したときROM-Nの回路データをFPGAに入力するROM制御部6とから構成する多重化計装システム(DOモジュール1)。

請求項（抜粋）：

2つの系から取り込んだ両制御信号の一致または不一致を判定し一致した制御信号を出力する回路データが格納された第1のROMと、2つの系の一方から受信する受信モジュールの制御信号を出力する回路データが格納された第2のROMと、2つの系の他方から受信する受信モジュールの制御信号を出力する回路データが格納された第3のROMと、 第1ないし第3のROMのうちの1つに格納した回路データが選択的に設定されるフィールド・プログラマブル・ゲート・アレイ(FPGAという)と、第1のROMの回路データが設定されたFPGAから不一致を受信したときに、2つの系のいずれの信号が正常または異常であるか認識し正常の系の回路データを格納するROMから該回路データをFPGAに入力し、また2つの系が正常に回復したときそれを認識して第1のROMの回路データをFPGAに入力するROM制御部とから構成されたことを特徴とする多重化計装システム。

IPC (3件)：

G06F 11/18 310 ,  G05B 9/03 ,  G06F 11/20 310

FI (3件)：

G06F 11/18 310 C ,  G05B 9/03 ,  G06F 11/20 310 K

Fターム (15件)：

5B034AA02 ,  5B034BB15 ,  5H209AA01 ,  5H209BB13 ,  5H209CC01 ,  5H209DD04 ,  5H209DD11 ,  5H209EE05 ,  5H209FF08 ,  5H209GG04 ,  5H209GG11 ,  5H209SS01 ,  5H209SS04 ,  5H209SS07 ,  5H209TT01