特許
J-GLOBAL ID：200903096520803966
パイプライン型A/Dコンバータ
発明者：
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出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-126529
公開番号（公開出願番号）：特開平8-321777
出願日： 1995年05月25日
公開日（公表日）： 1996年12月03日
要約：
【要約】【目的】 初段のS/H回路や直線性に優れた増幅器をを不要として低消費電力化を図り、且つ高精度化をも図る。【構成】 A/DコンバータブロックA/D1はアナログ入力信号VinをA/D変換し、そのD/A出力を出力する。第1のSH/SUBT7,8は、上記A/D変換と同一のタイミングで信号Vin,電圧VRMをサンプリングし、ホールド時に各々のサンプリング値と上記D/A出力との減算結果を出力する。両減算結果は数十mVであり、差動増幅器DIFF11の直線性を考慮する必要はない。上記サンプリング時にSHR1は上記A/D1内のラダー抵抗の特定の2点から取り出した基準タップ電圧と電圧VRMとの差電圧を出力し、差動増幅器DIFF12は基準電圧を次のA/DコンバータブロックA/D2に印加する。この様な動作が各段毎に行われる。
請求項（抜粋）：
入力信号を所定のビット数でA/D変換し且つそのA/D変換結果をD/A変換して出力するA/Dコンバータブロックを各ステージ毎に有するパイプライン型A/Dコンバータにおいて、前記入力信号は、差動入力形式の信号として2つの信号からなり、最初のステージの次のステージから最終のステージまでに属する前記A/Dコンバータブロックの各々は、直列接続された複数の抵抗からなる2つのラダー抵抗を有し、前記最初のステージの次のステージから最終のステージまでに属する、あるステージの前記A/Dコンバータブロックとその次のステージの前記A/Dコンバータブロックとの間の経路に、前記あるステージの前記A/Dコンバータブロックに入力する前記入力信号の各々を当該A/Dコンバータブロックと同じタイミングでサンプルし、ホールド時には、前記あるステージの前記A/Dコンバータブロックが出力する2つのD/A出力の各々をサンプルした対応する前記入力信号の各々から減算した結果を出力する入力信号用S/H・減算手段と、前記入力信号用S/H・減算手段の2つの出力を差動増幅して、その2つの出力を前記次のステージの前記A/Dコンバータブロックの前記入力信号として出力すると共に、前記2つの出力を前記次のステージの前記A/Dコンバータブロックに於ける一方の前記ラダー抵抗の両端にそれぞれ印加する入力信号用差動増幅手段と、前記入力信号用S/H・減算手段と同じ回路定数と同じ回路構成を備え、且つ前記あるステージの前記A/Dコンバータブロックに於ける前記ラダー抵抗の内で特定の2つのタップから取り出したタップ電圧の各々をサンプル・ホールドする基準電圧用S/H手段と、前記基準電圧用S/H手段の2つの出力を差動増幅して、その2つの出力を、前記次のステージの前記A/Dコンバータブロックに於ける基準電圧として、前記次のステージの前記A/Dコンバータブロックの他方の前記ラダー抵抗の両端にそれぞれ印加する基準電圧用差動増幅手段とを設けており、前記入力信号用S/H・減算手段と前記基準電圧用S/H手段とは、交互にそのサンプル動作とホールド動作とを行う、パイプライン型A/Dコンバータ。
IPC (2件)：
FI (2件)：
引用特許：
出願人引用 (3件)
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AD変換器
公報種別：公開公報
出願番号：特願平4-046539
出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
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AD変換器
公報種別：公開公報
出願番号：特願平3-165358
出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
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特開平2-267681
審査官引用 (3件)
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AD変換器
公報種別：公開公報
出願番号：特願平4-046539
出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
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AD変換器
公報種別：公開公報
出願番号：特願平3-165358
出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
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特開平2-267681
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