キャッシュメモリ装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-224362
公開番号（公開出願番号）：特開平7-084879
出願日： 1993年09月09日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】ライトミス発生時におけるバスのトランザクションの減少を図る。【構成】これから発生するCPUの連続するメモリライトアクセスによりキャッシュ11上の1ラインが全て書き換えられることが予め分かっている場合に、ソフトウェアの指定により、その連続アクセスの範囲の先頭アドレスとサイズを判定条件として判定条件設定部13に設定する。CPUからメモリライトアクセスが要求されると、ライトバックキャッシュ制御部12はライト先に対するヒット/ミスヒットの有無を判定し、判定部14はライト先が判定条件設定部13の示す判定条件の示すアドレス範囲に入っているか否かを判定する。ライトミスシーケンサ17は、制御部12によりライトミスが通知され、判定部14により条件成立が通知されると、リードシーケンサ15を起動せずにライトシーケンサ16を起動して、キャッシュ11のキャッシュライン上で要求された書き込みを行わせる。

請求項（抜粋）：

主メモリの内容の一部の写しをライン単位で格納するためのキャッシュを備えたライトバック方式のキャッシュメモリ装置において、前記主メモリの利用装置からのメモリアクセス要求を受けて、その要求先のデータが前記キャッシュに存在するか否かのヒット/ミスヒットの判定を行う他、前記主メモリに書き戻されていないキャッシュ上の更新済みデータをキャッシュライン単位で前記主メモリにライトバックするための制御を行うライトバックキャッシュ制御手段と、前記主メモリからキャッシュへの1キャッシュライン分のデータの読み込みを行うリードシーケンサと、前記利用装置により要求されたライト動作を前記キャッシュのキャッシュライン上で行うライトシーケンサと、前記ライトバック制御手段によるライトミス検出に応じて起動されるライトミスシーケンサであって、通常状態では前記リードシーケンサを起動した後前記ライトシーケンサを起動し、前記キャッシュ上の1キャッシュラインが全て書き変わる連続ライト動作状態では、前記リードシーケンサを起動せずに前記ライトシーケンサを起動するライトミスシーケンサとを具備することを特徴とするキャッシュメモリ装置。

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