特許
J-GLOBAL ID：200903096599061692
論理回路検証装置
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-053451
公開番号（公開出願番号）：特開平10-254923
出願日： 1997年03月07日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 大規模回路であっても、変更された回路部分のみを検証することによって、回路の変更量に比例した時間で検証を行う。【解決手段】 回路全体が複数の回路図面を有し、複数の回路図面のそれぞれが回路図面ファイルを備えている論理回路を検証する論理回路検証装置であって、検証の対象となる変更された回路図面ファイルが有する記憶素子のインスタンス名を全て読み取る記憶素子インスタンス名抽出手段1と、読み取った記憶素子の入力端子に入力する信号を生成する部分回路を変更前と変更後とについて抽出する記憶素子間部分回路抽出手段2と、抽出した部分回路の変更前と変更後とにおける論理の一致/不一致を検証する論理検証手段3と、不一致となる箇所およびそのときの入力信号を表示する不一致箇所図面表示手段4とを有する。
請求項（抜粋）：
回路全体が複数の回路図面を有し、該複数の回路図面のそれぞれが回路図面ファイルを備えている論理回路を検証する論理回路検証装置において、該複数の回路図面ファイルのうちの変更が行われた第1の回路図面ファイルを読み取り、読み取った該第1の回路図面ファイルが備えている第1の記憶素子の第1のインスタンス名を抽出し、かつ該第1の記憶素子を経由せずに他の第2の回路図面ファイルに接続されている第1の回路がある場合には、該第1の回路図面ファイルと該第2の回路図面ファイルとの間の接続端子および該第2の回路図面ファイルの接続端子から該第1の回路の接続先である第2の記憶素子までの間の第2の回路を経由して、該第2の記憶素子の第2のインスタンス名を抽出する記憶素子インスタンス名抽出手段と、変更前の回路図面ファイルと変更後の回路図面ファイルとから、該記憶素子インスタンス名抽出手段から出力された該第1または第2の記憶素子の入力端子に接続されている回路を該第1または第2の記憶素子の出力端子に到達するまで追跡して得られる、変更前の部分回路と変更後の部分回路とを抽出する記憶素子間部分回路抽出手段と、該記憶素子間部分回路抽出手段が抽出した該変更前の部分回路と該変更後の部分回路とが、論理的に一致しているか否かを検証し、その結果を出力する論理検証手段とを有することを特徴とする、論理回路検証装置。
IPC (2件)：
FI (2件)：
G06F 15/60 674
, H03K 19/00 B
