特許

J-GLOBAL ID：200903096602990896

半導体装置およびその作製方法

発明者： 早川 昌彦 ,  丸山 博子
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願平11-161740
公開番号（公開出願番号）：特開2000-349296
出願日： 1999年06月08日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 ゲート絶縁膜の膜厚が薄くなった部分、即ち、段差部による素子特性への影響を低減し、素子の信頼性を向上させることを目的とする。【解決手段】ゲート電極105と重なる段差部に接する活性層の端部に電流が集中しないように、活性層の端部に高抵抗な領域104b、104cを設ける。

請求項（抜粋）：

絶縁表面上に島状に形成された薄膜半導体からなる活性層と、該活性層を覆うゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とからなるTFTを含む半導体装置であって、前記活性層は、前記ゲート電極と重なる第1の領域と、真性または実質的に真性な領域からなる第2の領域と、不純物元素が添加された第3の領域とを有し、前記第2の領域は、前記第1の領域と接し、且つ、前記活性層の端部と接することを特徴とする半導体装置。

IPC (2件)：

H01L 29/786 ,  G02F 1/1365

FI (3件)：

H01L 29/78 616 T ,  G02F 1/136 500 ,  H01L 29/78 618 C

Fターム (45件)：

2H092JA25 ,  2H092JA34 ,  2H092KA22 ,  2H092NA24 ,  2H092QA07 ,  2H092QA13 ,  2H092QA14 ,  2H092RA01 ,  2H092RA05 ,  5F110AA08 ,  5F110AA13 ,  5F110AA23 ,  5F110AA30 ,  5F110BB01 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110EE02 ,  5F110EE09 ,  5F110EE29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG22 ,  5F110GG23 ,  5F110GG24 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG34 ,  5F110GG35 ,  5F110HJ01 ,  5F110HM02 ,  5F110HM04 ,  5F110HM14 ,  5F110HM15 ,  5F110NN03 ,  5F110PP01 ,  5F110PP03 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ21