半導体パッケージおよびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：服部雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-060380
公開番号（公開出願番号）：特開2000-260893
出願日： 1999年03月08日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】高密度な半導体素子の搭載を可能とし、製造コストを低減する半導体パッケージを提供する。【解決手段】半導体素子をTABテープ10上に搭載し、主としてTABテープ10の配線12で信号配線を取回すようにしており、コア基板20の配線層22は、基本的には電源層および接地層を構成している。このため、パッケージの構成を簡単なものとしており、これにより、製造コストを低減することができる。さらに、TABテープ10とコア基板20とを別々に作製し、その後両者を電気的および機械的に接続することにより、設計の自由度が広がり、パッケージサイズを小さくすることができる。さらにまた、TABテープ10の配線12を高密度にすることができるので、入出力信号数の多い半導体素子と多端子、狭ピッチで接続し、パッケージサイズを小型にすることができる。

請求項（抜粋）：

半導体素子を搭載するための半導体素子搭載部、ならびに前記半導体素子と電気的に接続される配線を有するプリント配線板と、前記プリント配線板の反半導体素子搭載側に設けられ、電源層および/または接地層となる配線層を有する配線基板と、を備えることを特徴とする半導体パッケージ。

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