特許
J-GLOBAL ID：200903096623733737
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-149215
公開番号（公開出願番号）：特開平11-340271
出願日： 1998年05月29日
公開日（公表日）： 1999年12月10日
要約：
【要約】【課題】本発明は、チップ接続にウェーハバンプを用いる半導体チップの製造において、工程を簡素化できるようにすることを最も主要な特徴とする。【解決手段】たとえば、半導体ウェーハ11上に素子部12を形成した後、全面に保護膜21を形成する。その保護膜21を、レジストパターン22をマスクにエッチングし、電極パッド12aを露出させるための開口21aと、配線パターン14を形成するための溝21bとを形成する。パターン22を除去した後、全面にバリアメタル23を蒸着させる。そのバリアメタル23の上面を研磨して、バリアメタル層23 ́と配線パターン14とを形成する。そして、配線パターン14およびバリアメタル層23 ́をカソード電極とする電気メッキ法により、各電極パッド12a上にウェーハバンプ24を形成するようになっている。
請求項（抜粋）：
複数の電極パッドを有して、少なくとも1つの素子部が形成された半導体ウェーハの表面に保護膜を形成する工程と、前記保護膜を選択的に除去し、前記電極パッドにそれぞれつながる開口部、および、前記電極パッドの全てが同電位となるように、前記素子部の非形成部を介して、前記電極パッドの相互を接続する配線パターンを形成するための溝部を形成する工程と、前記半導体ウェーハの全面に蒸着により金属層を形成する工程と、前記金属層の上面を研磨して、前記開口部内にバリアメタル層を形成するとともに、前記溝部内に前記配線パターンを形成する工程と、前記バリアメタル層をそれぞれ介して、前記素子部の各電極パッド上にメッキによりバンプ電極を形成する工程とを備えてなることを特徴とする半導体装置の製造方法。
FI (2件)：
H01L 21/92 604 B
, H01L 21/92 604 Q
