特許

J-GLOBAL ID：200903096663425253

乗算器

発明者： 鹿子木 朋睦
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-319124
公開番号（公開出願番号）：特開平10-161852
出願日： 1996年11月29日
公開日（公表日）： 1998年06月19日
要約：

【要約】【課題】 1ワードの乗算とハーフワードの乗算を行なう乗算器において、乗数と被乗数のビット長が増加した場合、ハーフワードの乗算を行なうための付加回路の増加を削減する。【解決手段】 ハーフワードの乗算を行なうための制御信号100に応じて乗数の一部を無効化する制御ゲートを有したデコーダ110,111と、制御信号100に応じて、前記デコーダの出力と部分積を無効化させるための信号を選択するデコーダ信号抑制器107,108と、XHとXLSとYHが入力される第1ブロック101と、XLとYHが入力される第2ブロック102と、XHとXLSとYLが入力される第3ブロック103と、XLとYLが入力される第4ブロック104からなる部分積生成部を備えたものである。

請求項（抜粋）：

1ワードの被乗数と1ワードの乗数との積を求める演算器であって、ハーフワードの乗算を行なうための制御信号に応じて乗数の一部を無効化する制御ゲートを有したデコーダと、前記制御信号に応じて、前記デコーダの出力と部分積を無効化させるための信号を選択するデコーダ信号抑制器と、被乗数の上位ハーフワード(以下XH)と下位ハーフワード(以下XL)の最上位ビット(以下XLS)と乗数の上位ハーフワード(以下YH)が入力される第1ブロックと、前記XLと前記YHが入力される第2ブロックと、前記XHとXLSと乗数の下位ハーフワード(以下YL)が入力される第3ブロックと、前記XLと前記YLが入力される第4ブロックからなる部分積生成部とを具備し、前記制御信号に応じて、前記デコーダは乗数の一部を無効化にした後デコードし、前記デコーダ信号抑制器はデコード信号を無効化したものを前記部分積生成部へ入力し、第3ブロックの一部が第4ブロックの符号拡張として動作することにより、XH・YH、XL・YLの乗算を行なうことを特徴とする乗算器。