特許

J-GLOBAL ID：200903096688652599

半導体装置の製造方法

発明者： 小野寺 孝二
出願人/特許権者： ソニー株式会社
代理人 (1件)： 角田 芳末 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-059190
公開番号（公開出願番号）：特開2003-258002
出願日： 2002年03月05日
公開日（公表日）： 2003年09月12日
要約：

【要約】 (修正有)【課題】 化合物半導体を用いたFET搭載の半導体装置において、基体裏面にバイアホールを介してソース電極に接続するヒートシンク兼接地配線の良好な形成を可能にする。【解決手段】 化合物半導体基体4の表面にFET等を形成した後、第1のレジストマスク21を介して異方性ドライエッチングにより基体4の裏面からFETのソース電極9に達するバイアホール11を形成する工程と、基体4の裏面4Bにバイアホール11の開口11aより広い開口22aを有し、且つ一部がバイアホール11内に埋め込まれた第2のレジストマスク22を形成する工程と、第2のレジストマスク22を介して基体4の裏面4Bをウェットエッチングにより所定深さまでエッチングし、バイアホール11の開口22a側を緩やかな曲面25に形成する工程と、メッキ用給電層を介してソース電極9に接続し、基体4の裏面4Bに延在する導電層をメッキ処理する工程とを有する。

請求項（抜粋）：

化合物半導体基体の表面に電界効果トランジスタを含む半導体素子を形成した後、第1のレジストマスクを介して異方性ドライエッチングにより前記化合物半導体基体の裏面から前記電界効果トランジスタのソース電極に達するバイアホールを形成する工程と、前記化合物半導体基体の裏面に前記バイアホールの開口より広い開口を有し、且つ一部が前記バイアホール内に埋め込まれた第2のレジストマスクを形成する工程と、前記第2のレジストマスクを介して前記化合物半導体基体の裏面をウェットエッチングにより所定深さまでエッチング除去し、前記バイアホールの開口側を緩やかな曲面に形成する工程と、メッキ用給電層を介して前記ソース電極に接続し、前記バイアホール内から前記化合物半導体基体の裏面に延在する導電層をメッキ処理により成膜する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/338 ,  H01L 21/308 ,  H01L 29/41 ,  H01L 29/812

FI (3件)：

H01L 21/308 C ,  H01L 29/80 U ,  H01L 29/44 L

Fターム (24件)：

4M104AA05 ,  4M104BB14 ,  4M104DD08 ,  4M104DD09 ,  4M104DD12 ,  4M104DD52 ,  4M104FF02 ,  4M104FF13 ,  4M104FF22 ,  4M104GG12 ,  4M104GG13 ,  4M104HH16 ,  5F043AA03 ,  5F043BB07 ,  5F043GG10 ,  5F102GB02 ,  5F102GC01 ,  5F102GD01 ,  5F102GD04 ,  5F102GJ05 ,  5F102GL05 ,  5F102HC16 ,  5F102HC17 ,  5F102HC30