特許
J-GLOBAL ID：200903096694068475
物理的回路の製造方法、論理設計の自動マツピング装置、論理アレイ及び回路のレイアウト方法
発明者：
出願人/特許権者：
代理人 (1件)：
大島 陽一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-325142
公開番号（公開出願番号）：特開平5-040804
出願日： 1991年11月13日
公開日（公表日）： 1993年02月19日
要約：
【要約】 (修正有)【目的】 回路支持基板の表面領域に電子回路コンポーネント即ち構成要素をレイアウトするための方法に関する。【構成】 論理設計は、例えば、第1ANDゲートE1、第10RゲートE2、3状態バッファE3、第20RゲートE4、第2ANDゲートE5、第30RゲートE6、フリップフロップE7の入出力端子を互いに接続し、他の論理素子、E10などに接続するように複数の配線W1,W2...を含む多数の原始機能素子を表す記号表記からなる。又縦列の領域をA,B等で、横行のを1,2等で示したマッピング用の座標が設けられている。機能素子E1〜E7が、自己区分された領域A1にはめ込まれてい、他の組織、例えばE100及びE101は、C4の領域に不規則に分散されている。論理設計は領域C4に示されるような機能素子を不規則に集めることから始まり、例えば領域A1にまとめられたと考えられるまで、物理的な意味とは逆の論理的な意味で、再配置される。
請求項（抜粋）：
相互に接続された多数の回路コンポーネントを有する回路設計から物理的な回路を製造する方法に於て、前記各回路コンポーネントが少なくとも1個の信号出力端子と1個または2個以上の信号入力端子とを有し、少なくとも1個の前記回路コンポーネントの前記出力端子が、ピラミッド状回路を画定するように1個または2個以上の他の前記回路コンポーネントの各1個または2個以上の前記入力端子を駆動するように結合され、前記物理的回路が複数の機能実行領域を有し、かつ第1の数J以下の数の独立した入力信号線と第2の数K以下の数の独立した出力信号線とが前記機能実行領域の境界を横切ることができるような所定の境界ルールによって前記各機能実行領域が制限されており、その前記信号出力端子が前記ピラミッド状回路の2個以上の他の前記回路コンポーネントの前記信号入力端子を駆動する或る前記回路コンポーネントを複製候補として識別する過程と、その対応する信号入力端子が互いに接続されかつ対応する信号出力端子が互いに独立しているような複数の複製コンポーネントで前記複製候補を置き換える過程とからなることを特徴とする物理的回路の製造方法。
IPC (2件)：
G06F 15/60 370
, H01L 21/82
