特許

J-GLOBAL ID：200903096695753937

半導体集積回路装置

発明者： 大塚 文雄 ,  栗田 公三郎 ,  高橋 敏郎 ,  一瀬 勝彦 ,  三谷 真一郎 ,  万代 享宏
出願人/特許権者： 株式会社日立製作所 ,  日立コンピュータエンジニアリング株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-083717
公開番号（公開出願番号）：特開平6-302786
出願日： 1993年04月12日
公開日（公表日）： 1994年10月28日
要約：

【要約】【目的】 メモリセルおよび周辺回路を共にCMOSFETで構成した半導体集積回路装置の集積度を向上させる。【構成】 SRAMのメモリセルの駆動用MISFETQd1 、Qd2 のゲート電極5dと負荷用MISFETQp1 、Qp2 のゲート電極5pとを共にn型で構成してゲート電極5dとゲート電極5pとの分離を不要にし、メモリセルサイズを微細化する。また、負荷用MISFETQp1 、Qp2 のゲート長を周辺回路のpチャネル型MISFETのゲート長よりも大きくして短チャネル効果を抑制する。さらに、周辺回路のpチャネル型MISFETのゲート電極をp型で構成して短チャネル効果を抑制する。

請求項（抜粋）：

メモリセルおよび周辺回路のそれぞれを第1導電型のMISFETと第2導電型のMISFETとで構成した半導体集積回路装置であって、前記メモリセルの第1導電型のMISFETと第2導電型のMISFETのそれぞれのゲート電極を第1導電型の導電層で構成し、前記周辺回路の第1導電型のMISFETのゲート電極を第1導電型の導電層で構成し、前記周辺回路の第2導電型のMISFETのゲート電極を第2導電型の導電層で構成し、前記メモリセルの第2導電型のMISFETのゲート長を前記周辺回路の第2導電型のMISFETのゲート長よりも大きくしたことを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 27/11 ,  H01L 27/092

FI (2件)：

H01L 27/10 381 ,  H01L 27/08 321 D