特許
J-GLOBAL ID：200903096702245438
演算回路
発明者：
出願人/特許権者：
代理人 (1件)：
最上 健治
公報種別：公開公報
出願番号（国際出願番号）：特願2000-011169
公開番号（公開出願番号）：特開2001-203546
出願日： 2000年01月20日
公開日（公表日）： 2001年07月27日
要約：
【要約】【課題】 CMOSプロセスによるデバイスのみにより構成でき、使用するデバイス数を抑え、高集積化が容易にできる低コストの比電流生成用の演算回路を提供する。【解決手段】 複数の信号入力端子に接続された複数の対数圧縮回路101,102,103 と、対数圧縮出力信号を逆対数伸長する複数の逆対数伸長回路111,112,113 と、第1及び第2のPMOSトランジスタからなり第1のトランジスタを逆対数伸長回路の出力に接続した複数の第1のカレントミラー回路121,122,123 と、該カレントミラー回路を構成する第1及び第2のPMOSトランジスタに共通に接続される定電流源I10と、第1のカレントミラー回路を構成する第1のPMOSトランジスタのゲート-ドレイン間をバイアスする複数のバイアス回路141,142,143 と、該バイアス回路のバイアス値を所定の値に設定する複数の電流源群151,152,153 とで、比電流生成用の演算回路を構成する。
請求項（抜粋）：
複数の信号入力端子と、それぞれの信号入力端子に接続された入力信号電流を対数圧縮する複数の対数圧縮回路と、該複数の対数圧縮回路の出力信号をそれぞれ逆対数伸長する複数の逆対数伸長回路と、各々のゲート端子とソース端子とを互いに接続した第1及び第2のPMOSトランジスタからなり、該第1のPMOSトランジスタのドレイン端子が前記複数の逆対数伸長回路の出力端子にそれぞれ接続された複数の第1のカレントミラー回路と、該複数の第1のカレントミラー回路を構成するそれぞれの第1及び第2のPMOSトランジスタのソース端子に共通に接続された定電流源と、前記第1のカレントミラー回路をそれぞれ構成する前記第1のPMOSトランジスタのゲート端子とドレイン端子間に接続されたゲート-ドレイン間をバイアスする複数のバイアス回路と、該複数のバイアス回路のバイアス値をそれぞれ所定の値に設定する複数の電流源群と、複数の信号出力端子とを具備する演算回路。
IPC (2件)：
FI (3件)：
H03F 3/343 Z
, H03F 3/343 A
, H03F 3/345 B
5J091AA01
, 5J091AA11
, 5J091CA87
, 5J091CA91
, 5J091FA20
, 5J091HA02
, 5J091HA10
, 5J091HA17
, 5J091HA18
, 5J091KA00
, 5J091KA01
, 5J091KA02
, 5J091KA03
, 5J091KA05
, 5J091KA09
, 5J091KA12
, 5J091QA02
