特許

J-GLOBAL ID：200903096713718397

半導体回路

発明者： 北川 雅也 ,  藤井 滋
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-261322
公開番号（公開出願番号）：特開平6-216251
出願日： 1993年10月19日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 基板上に2列型ニットセルとバッファとを配列させる場合、バッファの両チャンネルのトランジスタの駆動能力を殆ど同一に維持し且つ回路全体の高い集積度を維持する。【構成】 基板上に、VDD電源線20、20及びVSS電源線21、21を、VDD電源線30、30を外側にして平行に形成。2列型ユニットセル等の第1のセルUCを形成するPチャンネル・トランジスタ22とNチャンネル・トランジスタ23を2列、電源線20...21に直交状態で配列。バッファ等の第2のセルBFのPチャンネル・トランジスタ32は第1のセルUCのそれと同じ幅で且つVDD電源線20、20に直交状態で配列。第2のセルBFのNチャンネル・トランジスタ33は、第1のセルUCのそれと同じ幅ながら、2本のVSS電源線21、21に掛け渡した直交状態で中央部に配列する。

請求項（抜粋）：

互いに平行に配列された複数の第1の電源線(20)と、互いに平行に配列され、該第1の電源線(20)とは異なる電源電圧を供給すると共に、該第1の電源線(20)と平行に第1の方向に延在する第2の電源線(21)と、同じ大きさを有し、夫々該第1及び第2の電源線(20,21)に接続されると共に、第2の方向に交互に配置された同数の第1のPチャンネル・トランジスタ(22)及び第1のNチャンネル・トランジスタ(23)からなる第1のセル(UC)と、夫々第1及び第2の電源線(20,21)に接続されると共に第2の方向に交互に配置された異なる数の第2のPチャンネル・トランジスタ(32)及び第2のNチャンネル・トランジスタ(33)からなる第2のセル(BF)とを備え、該第2のPチャンネル・トランジスタ(32)が所定の駆動能力を有するように電気的に並列に接続された、半導体回路。

IPC (2件)：

H01L 21/82 ,  H01L 27/04

FI (2件)：

H01L 21/82 L ,  H01L 21/82 D