特許
J-GLOBAL ID：200903096726664660
半導体記憶装置
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-151547
公開番号（公開出願番号）：特開平10-326497
出願日： 1997年05月26日
公開日（公表日）： 1998年12月08日
要約：
【要約】 (修正有)【課題】 効率的な欠陥救済が可能なこと及びこれに加えて高速なデータの入出力が可能な半導体記憶装を提供する。【解決手段】 複数のメモリセルから読み出された複数ビットの記憶データとパリティビットとをECC回路に供給して誤り検出と訂正を行い記憶データを取り出す。ECC回路との間で複数ビットの記憶データをパラレルに転送させる記憶レジスタを設ける。各メモリマットには不良ワード線又は不良ビット線を予備の線に切り換える冗長回路を設けて、パリティビットを記憶したメモリセルの欠陥救済に優先的に使用する記憶レジスタにはパリティビットに対応した記憶回路を設けるとともに、テストモードの指定によりECC回路の動作を無効にして記憶データとパリティビットを記憶レジスタを介して入出力できるようにする。
請求項（抜粋）：
マトリックス配置されてなる複数のメモリセルを含むメモリマットと、上記メモリマットの複数個がマトリックス配置されて構成されたメモリアレイと、上記メモリアレイのうちの複数のメモリマット及びそのメモリマットの中の1ないし複数のメモリセルを選択するアドレス選択回路と、上記アドレス選択回路により選択された複数のメモリセルに対して、複数ビットからなる記憶データとかかる記憶データに対応して誤り検出訂正用のパリティビットとを生成して書き込み信号を形成し、上記複数のメモリセルから読み出された複数ビットの記憶データとパリティビットとを受けて、上記記憶データに対して誤り訂正を行った読み出し信号を形成するECC回路と、上記ECC回路との間で上記複数ビットの記憶データをパラレルに転送させる記憶レジスタとを備え、上記各メモリマットは、不良ワード線又は不良ビット線を予備のワード線又は予備のビット線に切り換える冗長回路を有し、上記記憶レジスタは、上記パリティビットに対応した記憶回路を有し、上記ECC回路の動作を無効にして上記記憶データとパリティビットを記憶レジスタを介して入出力するテストモードを有し、上記パリティビットの記憶動作を行うメモリセルに欠陥ビットが存在した場合には上記予備のワード線又はビット線に切り換えるようにしてなることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 631
, G11C 11/401
G11C 29/00 631 B
, G11C 11/34 371 D
