特許
J-GLOBAL ID：200903096753134851
SOI上にバイポーラ接合トランジスタおよびMOSトランジスタを製造する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-264063
公開番号（公開出願番号）：特開平6-196636
出願日： 1993年09月29日
公開日（公表日）： 1994年07月15日
要約：
【要約】【目的】 SOIウェーハ10をバイポーラ接合トランジスタ領域18とMOSトランジスタ領域19とに分離する。【構成】 コレクタ領域25と、エミッタ領域44と、非活性ベース領域33と,活性ベース領域43とを有するバイポーラ接合トランジスタは、バイポーラ接合トランジスタ領域18において半導体材料薄膜上に形成される。非活性ベース領域33と活性ベース領域43との間の接続は、エミッタ開口部39,40のエッジ部または側壁において多結晶シリコン・スペーサ42から形成される。バイポーラ接合トランジスタの形成と同時に、MOSトランジスタがMOSトランジスタ領域19に形成される。バイポーラ接合トランジスタ領域18とMOSトランジスタ領域19とにおける導電コンタクト56は、ケイ化物からなる。相補型バイポーラ接合トランジスタとMOSトランジスタの両方を形成することができる。
請求項（抜粋）：
SOI上にバイポーラ接合トランジスタ(60,61)とMOSトランジスタ(62,63)とを製造する方法であって:複数の薄膜半導体領域(18,19,80,81)からなるウェーハ(13)を酸化物絶縁層(11)上に設ける段階;前記複数の薄膜単結晶シリコン半導体領域(18,19,80,81)の第1領域(19)に、互いに反対のドーパント型である第1ドーピング領域(21)と第2ドーピング領域(22)とを形成する段階;前記複数の薄膜半導体領域(18,19,80,81)上に絶縁層(26)を形成する段階;前記絶縁層(26)上に導電材料(30)を設ける段階;前記導電材料(30)の部分(31,32,33)をドーピングする段階であって、前記部分(31,32,33)は前記第1ドーピング領域(21)上の導電材料(30)の部分(31)と、前記第2ドーピング領域(22)上の導電材料(30)の部分(32)と、前記複数の薄膜半導体領域(18,19,80,81)上の導電材料(30)の部分(33)とを含み、前記部分(31,32,33)はそれぞれ第1ゲート領域(31),第2ゲート領域(32)および非活性ベース領域(33)として機能する段階;導電材料(30)と、非活性ベース領域(33)に隣接する下層の絶縁層(26)とに、エミッタ領域(44)の一部を露出するエミッタ開口部(39,40)を形成する段階;前記エミッタ開口部(39,40)のエッジ部にドーピング半導体スペーサ(42)を形成する段階;前記複数の薄膜半導体領域(18,19,80,81)の第2領域(18)に、前記エミッタ開口部(39,40)から離間したコレクタ・コンタクト領域(27)を形成する段階;前記複数の薄膜半導体領域(18,19,80,81)の第1領域(19)において、第1ソース領域(45),第1ドレーン領域(46),第2ソース領域(47)および第2ドレーン領域(48)を露出する段階であって、前記第1ソース領域(45)とドレーン領域(46)とは前記第1ゲート領域(31)によって離間され、かつ前記第2ソース領域(47)と第2ドレーン領域とは前記第2ゲート領域(32)によって離間される段階;前記コレクタ領域(25)のエッジ部(71)と、前記第1ゲート領域(31)のエッジ部(72)と、前記第2ゲート領域(32)のエッジ部(73)と、前記半導体スペーサ(42)上に誘電スペーサ(54)を形成する段階;前記第1ソース領域(45)およびドレーン領域(46)と、前記コレクタ領域(25)と、前記エミッタ開口部(39,40)とに、第1導電型の不純物を与える段階;前記第2ソース領域(47)およびドレーン領域(48)に、第2導電型の不純物を与える段階;および前記コレクタ領域(25)と、前記エミッタ領域(44)と、前記非活性ベース領域(33)と、前記第1ゲート領域(31)と、前記第1ソース(45)およびドレーン(46)領域と、前記第2ゲート領域(32)と、前記第2ソース(47)およびドレーン(48)領域とに導電コンタクト(56)を設ける段階;によって構成されることを特徴とする方法。
IPC (3件)：
H01L 27/06
, H01L 27/12
, H01L 29/784
H01L 27/06 321 E
, H01L 29/78 311 C
