特許

J-GLOBAL ID：200903096769636490

基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法

発明者： 野中 淳平
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願2002-068220
公開番号（公開出願番号）：特開2003-271695
出願日： 2002年03月13日
公開日（公表日）： 2003年09月26日
要約：

【要約】【課題】 半導体集積回路における基板部分を複数のサイズを有するセルにメッシュ分割して得られる基板モデルを解析する基板モデル作成及び方法、並びに基板ノイズ解析装置及び方法を提供する。【解決手段】 異なるサイズを有するセルにメッシュ分割された基板モデルに対して、メッシュ分割の妥当性判定手段19は、サイズが小さいほうの抵抗値と、サイズが大きいほうの抵抗値との比率である抵抗比により、サイズの異なるセルが相互に接合する部分で発生する低インピーダンスな電流経路(ショートカットパス)の影響の予測を行う。ショートカットパスの影響により所望の解析精度を満足できないと判定した場合には、メッシュ分割修正手段20によりショートカットパスの影響が小さくなるようにメッシュ分割サイズの修正が行われる。

請求項（抜粋）：

半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを1個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、前記メッシュ分割に際して分割の妥当性を判定する判定手段を備え、該判定手段は、第1のサイズを有する複数の第1セル領域と、該第1セル領域に隣接し前記第1のサイズよりも大きな第2のサイズを有する1つの第2セル領域との間の境界と平行なインピーダンスを、前記第1のセル領域を表現する第1のインピーダンスとして算出し、前記第1のセル領域と前記第2のセル領域との間の接続を表現する第2のインピーダンスを算出し、前記第1のインピーダンスと前記第2のインピーダンスとの比率と、モデル精度に関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことを特徴とする基板モデル作成装置。

IPC (5件)：

G06F 17/50 666 ,  G06F 17/50 662 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 29/00

FI (5件)：

G06F 17/50 666 V ,  G06F 17/50 662 G ,  G06F 17/50 666 L ,  H01L 29/00 ,  H01L 27/04 A

Fターム (5件)：

5B046AA08 ,  5B046JA04 ,  5F038DF12 ,  5F038EZ10 ,  5F038EZ20

引用文献：

審査官引用 (1件)

• 部分領域モデル接続による半導体基板モデル作成方法