特許

J-GLOBAL ID：200903096882114280

電気回路素子及びその実装体構造

発明者： 浜野 寿夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-262802
公開番号（公開出願番号）：特開平10-107083
出願日： 1996年10月03日
公開日（公表日）： 1998年04月24日
要約：

【要約】【目的】近接して2列に配列したバンプを有する電気回路素子をボンディングする実装基板の製造を容易にし,又ボンディング時の端子間等の短絡を防止する。【構成】2列に配置された電極にバンプを形成するに際し、2列のバンプ間隔を2列の電極間隔より広くし、又前記電極間隔が広がるように電極を延長する。更に、ワイヤーバンプの形成で、ワイヤーを含む面と各電極列を垂直にし、かつワイヤーの先端をワイヤーの根元より2列の電極の外側の方向に形成する。

請求項（抜粋）：

近接した2列の状態で配置され、各列の中央線の間隔が第1の間隔である電極と、前記電極上に設けられ、各列の中央線の間隔が第2の間隔であるバンプとを有し、前記第2の間隔が前記第1の間隔より広いことを特徴とする電気回路素子。

IPC (2件)：

H01L 21/60 311 ,  H01L 21/321

FI (3件)：

H01L 21/60 311 S ,  H01L 21/92 602 R ,  H01L 21/92 604 J