特許

J-GLOBAL ID：200903096883398010

磁気及び抵抗メモリ要素等を有するマルチビットのメモリセル等を備えるメモリ装置及びその製造方法

発明者： 白 寅圭 ,  李 将銀 ,  呉 世忠 ,  南 ▲キュン▼兌 ,  鄭 峻昊
出願人/特許権者： 三星電子株式会社
代理人 (4件)： 志賀 正武 ,  渡邊 隆 ,  村山 靖彦 ,  実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2008-019463
公開番号（公開出願番号）：特開2008-187183
出願日： 2008年01月30日
公開日（公表日）： 2008年08月14日
要約：

【課題】集積回路メモリ装置は、集積回路基板及び前記集積回路基板上のマルチビットのメモリセルを備える。【解決手段】前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第1特性を変えることによって第1データビットを貯蔵し、前記マルチビットのメモリセルの第2特性を変えることによって第2データビットを貯蔵する様に構成される。更に、前記第1及び第2特性等は互いに異なる様に設定される。また、その製造方法等が開示される。【選択図】図1A

請求項（抜粋）：

集積回路基板と、 前記集積回路基板上のメモリセルと、 前記メモリセルに電気的に接続される制御器を含み、 前記メモリセルは、固定磁性層に対する自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能し、抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能して、少なくとも四つの異なるメモリ状態を提供し、 前記制御器は、複数の異なる磁場の一つを前記メモリセルに印加して前記少なくとも二つの異なる磁気抵抗状態の一つをプログラムし、前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムして、前記メモリセルを少なくとも二つのデータビットにプログラムする様に構成され、 前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから少なくとも二つのデータビットを読み出す様に構成されることを特徴とする集積回路メモリ装置。

IPC (4件)：

H01L 27/10 ,  H01L 27/105 ,  H01L 21/824 ,  H01L 43/08

FI (4件)：

H01L27/10 451 ,  H01L27/10 448 ,  H01L27/10 447 ,  H01L43/08 Z

Fターム (37件)：

4M119AA11 ,  4M119BB01 ,  4M119CC02 ,  4M119DD06 ,  4M119DD09 ,  4M119DD37 ,  4M119DD42 ,  4M119DD45 ,  4M119EE03 ,  4M119EE22 ,  4M119EE27 ,  4M119KK06 ,  4M119KK14 ,  4M119KK20 ,  5F083FZ10 ,  5F083GA10 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F083ZA21 ,  5F092AA13 ,  5F092AB07 ,  5F092AB08 ,  5F092AC12 ,  5F092AD03 ,  5F092BB17 ,  5F092BB22 ,  5F092BB23 ,  5F092BB35 ,  5F092BB36 ,  5F092BB43 ,  5F092BB53 ,  5F092BC03 ,  5F092BC07 ,  5F092EA04

引用特許：

出願人引用 (2件)

• 米国特許公開第2005-0087785号明細書
  
• 米国特許第7、109、539号明細書