特許
J-GLOBAL ID：200903096887146120
半導体メモリ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-233465
公開番号（公開出願番号）：特開平8-097298
出願日： 1994年09月28日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】 メモリセルのワード線方向の幅を縮小する。【構成】 電源ラインとなる第1のアルミニウム配線44と接地ラインとなる第4のアルミニウム配線51とをワード線方向に配置する。これらの第1及び第4のアルミニウム配線44、51の間に負荷トランジスタP1、P2と駆動トランジスタN1、N2とを配置する。負荷トランジスタP1、P2は電源ラインと直交する方向に配置され、駆動トランジスタN1、N2は接地ラインに約45°傾く方向に配置される。ビット線BL1、BL2となる第5及び第6のアルミニウム配線54、55が電源ライン及び接地ラインと直交する方向に配置される。選択トランジスタS1、S2は、接地ラインの外側に接地ラインと直交する方向に配置される。
請求項（抜粋）：
半導体基板と、この半導体基板上に互いに独立して配置され、それぞれ異なる電位が与えられる第1及び第2の電力ラインと、上記第1の電力ラインに対して並列に配置される第1及び第2の負荷トランジスタと、上記第2の電源ラインに対して並列に配置される第1及び第2の駆動トランジスタと、上記半導体基板上に互いに平行に配置される一対のビット線と、上記一対のビット線にそれぞれ接続される第1及び第2の選択トランジスタと、上記第1の負荷トランジスタ及び上記第1の駆動トランジスタのゲートを上記第2の負荷トランジスタ、上記第2の駆動トランジスタ及び上記第1の選択トランジスタのドレインに接続する第1の接続手段と、上記第2の負荷トランジスタ及び上記第2の駆動トランジスタのゲートを上記第1の負荷トランジスタ、上記第1の駆動トランジスタ及び上記第2の選択トランジスタのドレインに接続する第2の接続手段と、を備え、上記第1及び第2の電力ラインを上記第1及び第2の負荷トランジスタと上記第1及び第2の駆動トランジスタとを挟んで平行に配置し、上記一対のビット線を上記第1及び第2の電力ラインに交差して配置することを特徴とする半導メモリ装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
