特許
J-GLOBAL ID：200903096921680638
半導体集積回路の素子分離構造及び素子分離方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-267013
公開番号（公開出願番号）：特開平9-115998
出願日： 1995年10月16日
公開日（公表日）： 1997年05月02日
要約：
【要約】【課題】トランジスタ素子の分離距離の縮小とコレクタ/基板間容量の低減を同時に満たす構成を得る。【解決手段】P型半導体基板1 上にバイポーラトランジスタTR1 ,TR2 の埋め込みコレクタ領域となるN+ 型領域2-1 ,2-2 がそれぞれ形成されている。これらN+ 型領域2-1 と2-2 の間の素子分離用のP型領域3 は、N+ 型領域2-1 ,2-2 に接触することなく設けられており、N+ 型領域2-1 ,2-2 の底面及び側面で接するP型の不純物濃度が半導体基板1 の不純物濃度と同じになるように形成されている。P型領域3 上部周辺の絶縁膜9 は素子分離層としてP型領域3 に接触し、バイポーラトランジスタTR1 ,TR2 どうしを絶縁分離している。
請求項（抜粋）：
第1導電型の半導体基板上において選択的に形成された素子領域に各対応する少なくとも2つの第2導電型の埋め込み不純物領域と、前記埋め込み不純物領域間においてこれら埋め込み不純物領域に接触することなく設けられた素子分離用としての前記半導体基板より高濃度の第1導電型の埋め込み不純物領域と、少なくとも前記第2導電型の埋め込み不純物領域を含んで前記半導体基板上に形成された前記第2導電型の埋め込み不純物領域の濃度より低い不純物濃度の第2導電型のエピタキシャル層と、前記エピタキシャル層と同じ層に含まれた前記第1導電型の埋め込み不純物領域上の素子分離層とを具備したことを特徴とする半導体集積回路の素子分離構造。
IPC (6件)：
H01L 21/76
, H01L 21/8222
, H01L 27/06
, H01L 21/8249
, H01L 21/331
, H01L 29/73
H01L 21/76 S
, H01L 21/76 M
, H01L 21/76 L
, H01L 27/06 101 U
, H01L 27/06 321 C
, H01L 29/72
